Многопрограмный делитель частоты

 

О П И С А Н И Е,внвьв

ИЗОБРЕТЕНИЯ

It АВТОРСКОМУ СВИДИТЙЛЬСТВУ

Союз Советских

Социалистических

Респубпмк (61) Дополнительное к авт. свил-ву (22) аявлево 16.04.76 (2j)2348074/1821 с присоединением заявки М (23) Прноритет

Опубликоваио05.01.79.Бюллетень Ж 1

Дата опубликования описания 08.01.79 (5l) М. Кл.

Н 03 К 23/02

Гоеударстееннмй неметет

СССР аа делам нзабретеннй н аткрытнй (бЗ} УД 621.374..44(088.8) В. A. Грекнев (72) Автор изобретения (7е) Заявитель (54) МНОГОПРОГРАММНЫЙ ДН1ИТЕЛЬ ЧАСТОТЫ

Изобретение относится к автоматике и вычислительной технике и может быть использовано в устройствах, где необходимо деление последовательности входных импульсов на число, как целое, так и дробное, задаваемое в процессе работы устройства соответствующим управляющим сигналом.

Кроме того, предлагаемый делитель может быть использован для распределения тактирующих сигналов, а также сигналов, длительность которых равна периоду следования тактирующих сигналов по m выход- тв ным каналам, где m — переменное, задаваемое в процессе работы устройства соответствующим управляющим сигналом.

Известны делители частоты, содержащие

RS-триггеры и элементы ИЛИ вЂ” ИЕ.

15 . Первое из известных устройств выполнено на трехразрядном двоичном счетчике и содержит триггеры и цепи обратной связи, построенные на потенциальных логических элементах И вЂ” BE, ИЛИ вЂ” НЕ.

Однако этот делитель осуществляет де- 2а ление входной последовательности импульсов только на фиксированное число 2. 5, что существенно снижает область его применения.

Второе из известных устройств содержит три разряда, каждый из которыми состоит из триггера памяти, коммутационного триггера и элемента И вЂ” HE.

Недостаток этого устройства — низкие логические возможности, поскольку он осуществляет деление частоты только на фиксированное число 5.

Наиболее близким техническим реи еннем является устройство, каждый разряд которого состоит из триггера памяти, коммутационного триггера, выполненных на паре перекрестио соединенных ИЛИ вЂ” НЕ, я элемента ИЛИ вЂ , причем последний разряд каждого распределителя содержит дополнительный коммутационный триггер.

Это устройство позволяет осуществить деление последовательности входных импуль.

cos на целое число, причем коэффициент деления может меняться управляющими сигналамн в процессе работы устройства.

Однако известное устройство имеет низкий диапазон деления частоты, поскольку не позволяет осуществить деление входной последовательности импульсов на дробное число.

641658

Цель предлагаемого изобретении — расширение диапазона деления частоты.

Для этого в многопрограммный делитель частоты, содержащий два и-разрядных распределителя, каждый разряд из которых состоит из триггера памяти коммутационного триггера и элемента ИЛИ вЂ” НЕ, а последний разряд каждого распределителя содержит дополнительный коммутационный триггер и дополнительные элементы ИЛИ вЂ” HE, при этом единичный выход триггера памяти каждого разряда, кроме последнего, соединен с нулевым входом коммутационного триггера последующего разряда, единичный выход триггера памяти последнего разряда соединен с нулевым входом дополнительного коммутационного триггера, нулевой выход коммутационного триггера данного разряда соединен с единичным входом триггера памяти этого же разряда, с нулевым входом триггера памяти предыдущего разряда и с единичным входом коммутационного триггера после дующего разряда, нулевой выход донолнительного коммутационного триггера соединен с нулевым, входом триггера памяти последнего разряда, тактирующий сигнал подан на единичные входы всех коммутационных триггеров, а управлякнцне сигналы — иа первые входы элементов ИЛИ вЂ” НЕ каждого разряда, выходы которых соединены с нулевыми входами коммутационных триггеров данного разряда, нулевой выход коммутационного триггера последнего разряда н единичный ВыхОд допОлннтельного коммутацнон

НОГО трнгГера кащдОГО распределителя сОединены с другими входами элементов

ИЛИ вЂ” HE каждого разряда другого распределителя, нулевой выход коммутационного триггера последнего разряда и выходы дополнительного коммутационного триггера второго распределителя соедниенм со входамн первого дополнительного элемента

ИЛИ вЂ” HE, выход которого подключен к первому входу второго дополнительного элемента ИЛИ вЂ” НЕ, второй вход которого соединен с нулевым выходом коммутационного триггера последнего разряда первого распределителяя.

На чертеже представлена структурная электрическая схема предлагаемого многопрограммного делителя частоты.

Ои содержит триггеры 1 — 5 памяти лервого распределителя, триггеры 6 — 1О памяти второго распределителя коммутационные триггеры l l — 16 первого распределителя, коммутационные триггеры 17 — 22 второго распределителя, элементы ИЛИ вЂ” НЕ 23 — -27 и 28 — 32 соответственно первого и второго распределителей. Дополнительные элементы

ИЛИ вЂ” НЕ 33 и 34.

Тактирующий сигнал поступает на за-жйм 35, управляющие сигналы поступают на зажимы 36 — 45, выходные сигналы снимаются с зажимов 46 — 56.

1О !

20 г5

36

46

5О

Предлагаемый многопрограммный делитель частоты работает следующим образом.

В исходном состоянии триггер 5 памяти последнего разряда первого распределителя находится в единичном состоянии, остальные триггеры памяти обоих распределителей находятся в нулевом состоянии. На зажиме 35 — сигнал, равный логической единице. Допустим, необходимо осуществить деление входной последовательности импульсов на 2,5. В этом случае на. зажимы 38 и 44 поданы управляющие сигналы, равные логическому нулю. На остальные управляющие контакты поданы сигналы, равные логической единице. С приходом на зажим 35 первого тактирующего импульса, равного логическому нулю, на нулевом выходе триггера !6 появляется сигнал, равный логической единице, который устанавливает триггер

5 в нулевое состояние. Одновременно сигнал, равный логической единице, появляется на нулевом выходе триггера 20, который устанавливает триггер 9 в единичное состояние.

Наличие связи с нулевого выхода триггера

20 на единичный вход триггера 21 препятствует появлению на нулевом выходе последнего сигнала, равного логической единице, в момент действия данного входного сигнала.

С приходом второго тактирующего импульса т, сигнал, равный логической единице, появляется иа нулевом выходе триггера 21, который устанавливает триггер 10 в единичное состояние, а триггер 9 в нулевое состояние. Наличие связи с нулевого выхода триггера 2! на единичный вход триггера 22 препятствует появлению на нулевом выходе последнего сигнала, равного логической единице, в момент действия данного входного сигнала, в тоже время налнчие связи с нулевого выхода триггера 2! на вход элемента

ИЛИ вЂ” НЕ 33 нренятствует появлению на выходе его сигнала, равного логической единице, в момент действия данного входного сигнала, хотя н нв нулевом ы на единичном выходах трнгп:ра 22 появляются сигналы, равные логическому нулю. После окончания тактирующего сигнала иа нулевом выходе триггера 21 появляется сигнал, равный логическому иулв, поэтому нв выходе элемента ИЛИ вЂ” НЕ 33 появляется сигнал, равный логической единице, который через элемент

ИЛИ вЂ” HE 34 поступает ив зажим 56. Одновременно сигнал, равный логической единице, появляется на выходе элемента

ИЛИ вЂ  25. Поэтому с прнходом третьего тактирующего импульса на нулевом выходе триггера 13 появляется сигнал, равный логической единице, который устанавливает триггер 3 в единичное состояние: Одновременно сигнал, равный логической единице, появляется нв нулевом выходе триггера 22, который устанавливает триггер 10 в нулевое состояние, при этом на выходе элемента ИЛИ вЂ  33 снова появляется сигнал, ввввмй логическому нулю. После окончания

641658 действия тактирующего импульса на единичном выходе триггера 22 появляется сигнал, равный логической единице, поэтому на выходе элемента ИЛИ вЂ” HE 25 снова появляется сигнал, равный логическому нулю. Поэтому с приходом четвертого тактирующего импульса, сигнал, равный логической единице, появляется только иа нулевом выходе триггера I4, устанавливая триггер 4 в единичное состояние, а триггер 3 в нулевое состояние. Аналогично с приходом пятого тактирующего импульса, сигнал, равный логической единице, появляется на нулевом выходе триггера 15, который устанавливает триггер 5 в единичное состояние, а триггер 4 в нулевое состояние, и который через элемент ИЛИ вЂ” HE 34 поступает на зажим 56. После окончания тактирующего импульса устройство возвращается в исходное состояние. Таким образом, на пять входных импульсов схема выдает два выходных, т.е. происходит деление частоты на 2,5.

Для осущесгвления деления частоты на

l,5 управляющие сигналы, равные логическому нулю, поступают на зажимы 39 и 45, для деления частоты на 3,5 сигнал, равиый логическому нулю, подается на зажимы 37 и

43. Аналогично может быть осуществлено деление частоты на другое число, как целое, так н дробное.

Формула изобретения

Многопрограммный делитель частоты, содержащий два и-разрядных распределителя, каждый разряд которых состоит из триггера памяти коммутационного триггера и элемента ИЛИ вЂ” HF., а последний разряд каждого распределителя содержит дополнительный коммутационный триггер и дополнительные элементы ИЛИ вЂ ., при этом единичный выход триггера памя ги каждого разряда, кроме последнего, соединен с нулевым входом коммутационного триггера последующеЗ го разряда, единичный выход триггера памяти последнего разряда соединен с нулевым входом дополнительного коммутационного триггера, нулевой вход коммутационного триггера данного разряда соединен с единичным входом триггера памяти этого же разряда, с нулевым входом триггера памяти предыдущего разряда и с единичным входом коммутационного триггера последующего

- разряда, нулевой выход дополнительного коммутационного триггера соединен с иулед вым входом триггера намятя последнего разряда, тактирующий сигнал подан на единичные входы всех коммутационных триггеров, а управляющие сигналы — на первые входы элементов ИЛИ вЂ” НЕ каждого разряда, выходы которых соединены с нулевыми входами коммутационных триггеров данного разряда, отличающийся тем, что, с целью расширения диапазона деления частоты, нулевой выход коммутационного триггера последнего разряда и единичный выход дополнительного коммутационного триггера каждого распределителя соединены с другими входами элементов ИЛИ вЂ” HE каждого разряда другого распределителя, нулевой выход коммутационного триггера последнего разряда и выходы дополнительного коммутационыого

ЗО триггера второго распределителя соединены со входами первого дополнительного элемента ИЛИ вЂ” HE, выход которого подключен к первому входу второго дополнительного элемента ИЛИ вЂ” НЕ, второи вход которого соединен с нулевым выходом коммутационного триггера последнего разряда первого распределителя.

Составитель Т. Афанасьева

Редактор Б. Павлов Техред O. Луговая Корректор Е. 11ичинская

Заказ 7М3ег./з6 Тираж 1059 Подписное

LlHHHflH Государственного комитета СССР по делам изобретений н открыл ий

I i 3035, Москва, Ж-35, Ряушская иаб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул Проектная, 4