Устройство для вычисления квадратного корня

 

642706

Союз Советских

Социалистических

Республик (6!) Дополнительное к авт. свид-ву (22) Заявлено 04.03,76 (21) 2330872/18.24 с присоединением заявки № (23) Прноритет— (51} М Кл

G 06 F 7/38

Гасударстааннвй намнтет;

СССР ва делан нэабратаинй н аткнытнй

Опубликовано 15.01.79. Бюллетень № 2

Дата опубликования описания 15.01.79 (53) УДК .681.325 (088.8) (72) Авторы .изобретеиия В. И. МЬбии, В. И, Корнейчук. В. П. Тарасенко и А. А. 1цербнва

Киевский ордена Ленина политехнический инстнтут им. 50-летия

Великой Октябрьской социалистической революции (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ КВАДРАТНОГО КОРНЯ

Изобретение относится к области вычисли тельной техники и может быть применено, напри мер, в арифметических устройствах блочного типа, в выв слительных средах или в специализированных устройствах, построенных на основе больших интегральных схем.

Известно устройство, содержащее сумматор, первую и вторую группы элементов И, счетчик, генератор тактовых импульсов (1) .

Известное устройство не позволяет полностью совмещать во времени поразрядный ввод аргумента с вычислением и нораэрядной выдачей результата.

Наиболее близким техническим решением к данному предложению является устройст î дяя вычисления квадратного корня, содержащее счетчик циклов, выходы которого соединены со входами дешифратора, сдвигатель, выходы которого соединены с первой группой входов первого сумматора, регистр результата, промежуточный регистр, второй, третий и четвертъй сумматоры 12).

Недостаток его состоит в низком быстродействии.

Цель изобретения — повышение быстродействия.

Поставленная цель достигается тем, что в устройство введены коммутатор, две группы элементов И вЂ” HE, блок анализа знаков, выходы

5 которого соединены с выходами устройства и управляющими входами сдвигателя и коммутатора, выходы которого подключены ко входам промежуточного регистра, выходы трех старших разрядов которого подключены к первой группе

10 входов второго сумматора, вторая группа входов которого подключена ко входным шинам, выходы второго сумматора подключены к первой группе входов старших разрядов третьего и четвертого сумматоров и коммутатора, первая груп15 па младших разрядов которых подключены к выходам младших разрядов, начиная с четвертого, промежуточного регистра, выходы третьего и четвертого сумматоров подключены соответственно ко второй и третьей группе входов ком28 мутатора, а входы третьего и четвертого сумматоров подключены соответственно к выходам элементов И вЂ” НЕ первой и второй группы, входы которых подключены к выходам дешифратора н

64270 Ь

1 "I 2 7 *Х 1 Х го

40

Номер цикла

Элементы устройства

l 2 3 4 5 6 7

Дешифратор 6.

Регистр 1

Регистр 2 х;

0100000 0010000 0001000 0000100 0000010

000000 100000 ) 00000 110000 110000

01000000 01000000 10000000 0) 000000 11000000

OO 00 10 0l l0

) l 0 I 00

О!I)0000

О регистра результата, выходы которого подключены ко второй группе входов первого сумматора, выходы которого соединены со входами регистра результата, выходы знаковых разрядов третьего и четвертого сумматоров соединены со входами блока анализа знаков, выходы дешифратора соединены со входом сдвигателя.

Сущность предполагаемого изобретения поясняется прилагаемым чертежом, на котором изображена структурная схема устройства для вычисления квадратного корня.

Устройство содержит регистр результата 1 и промежуточный регистр 2, выполненные по схеме регистра с внутренней задержкой, сумматор 3, группу элементов ИЛИ вЂ” НЕ 4, счетчик циклов 5 и связанный с ним дешифратор 6, а также коммутатор 7, сдвигатель 8 и блок анализа знаков 9, реалнзуюшую систему логических уравнений: входные шины 10, 11, сумматоры 12, 13, 14, группу элементов ИЛИ-НЕ 15, выходные шины

16, тактирукицую шину 17.

В исходном состоянии (цепи установки исходного состояния на чертеже не показаны) в регистрах 1 и 2 записаны нули, а в счетчике циклов 5 записана единица.

В каждом i-ом цикле вычисления иа входные шины .10 поступает цифра аргумента, имеющая

-1 вес 2 (аргумент должен быть нормализован), а на выходе дешнфратора 6 единица находится в

i-ом разряде слева. Группы элементов ИЛИ вЂ” НЕ 4 и 15 формируют на входе сумматоров 13 и 14 дополнительный ход суммы чисел, ноступаюших на их входы. Блок 9 анализирует знаковые разряды сумматоров 13 и 14 и вырабатывает очередную цифру результата, которая выдается на выходные шины 16 и поступает на управляющие входы коммутатора 7 и сдвигателя 8. Сформн-1+1 рованная цифра результата-имеет вес 2 .,т.е. задержка появления на выходе старшей пифры результата составляет один цикл. При этом числа на входе и выхода устройства представлены в избыточном двоичном коде, где цифры принимают значения из множества !О, 1, 2 j (поскольку ненэбьпочная двоичная система счисления является частным случаем выше указанной,то на вход устройства могут поступать н числа в чеиэбыточном коде) .

Если цифра результата равна двум, то коммутатор 7 подключает ко входам регистра 2 выходы сумматора 14, а сдвигатель 8 осуществляет сдвиг влево на один разряд числа, поступающего на его вход.

Если цифра результата равна единице, то коммутатор 7 подключает ко входам регистра 2 выходы сумматора 13, а сдвнгатель 8 осуществляет передачу кода без сдвига.

Если инфра результата равна нулю. то коммутатор 7 подключает ко входным регистрам 2 выходы разрядов сумматора 12 и выходы младших разрядов регистра 2, а сдвигатель 8 кода не выдает.

После полного срабатывания всех узлов устройства, т.е. после завершения всех переходных процессов в схеме, когда на входахрегнстуов 1 и 2 сформированы коды, предназначенные для запи. си, следует сигнал в синхронизируюшей шине 17, по которому происходит прием кода на регистры

1 н 2 и прибавление единицы в счетчик циклов.

Применение в качестве регистров l и 2 регистров с внутренней задержкой позволяет исключить воэможность появления гонок.

В прилагаемой таблице, где через xi y i обозначены соответственно цифры аргумента и

-1 результата, имеющие вес 2, приведен пример вычисления квадратного корня из числа

Х = 0,100212 = 0,101100, при этом получен результат Ч = 0,102021 = 0,110101.

Как видно нз примера, задержка появления соответствующих разрядов результата на выходе устройства составляет Тп. Следовательно, выигрыш в быстродействии lIQ сравнению с известным устройством равен (ю/2 — 1) . Т„°

Одинаковая форма представления чисел на входе н выходе позволяет применение предлагаемого устройства в вычислительной среде. Например, задержка появления. соответствующих разрядов результата ra выходе последовательной цепочки иэ k предлагаемых устройств составляет и

КтТ

Следовательно, результат будет получен на

К Я вЂ” 1) Т,„раньше, чем нри применении известных устройств.

Продолжение табл.

Номер цикла

Элементы устройства

5 6 7

000! 0010 . 0010:0110 . 001 1 1000

4 111000000 111100000 1101 10000 110111000. I l0011100 110011110

ll1l00000 000!ООООО 1!!110000 001111000 111111100 01001!110 ! 5 1000000 1100(ЮО 1010000 1011000 1001100 1001110 100100000 111000000 110000000 000100000 100100000 000111000

f0 01 ОО 10 ОО 10

O0l00000 0010000Î, 01000000 00100000, О1 10OMO 00111000

000000 100000 100000 110000 110000 . 110100

Сумматор 12

Блок ИЛИ вЂ 

Сумматор 13

Блок ИЛИ вЂ” НЕ

Сумматор 14 ун

Коммутатор 7

Сумматор 3,0OI 1

O1OO 1 0l I!

000000 l I

l00lOI I

1 l 00! I !00

01

0000011 1

l 10 I 0I

Формула изобретения устройство для вычисления квадратного корня, содержащее счетчик циклов, выходы которого соединены со входами дешифратора, сдвигатель, выходы которого соединены с первой группой входов первого сумматора, регистр результата, промежуточный регистр, второй, третий и четвертый сумматоры, о т л ич а юш ее с я тем, что, с целью повышения быстродействия, оио содержит коммутатор, две группы элементов

И вЂ” HE, блок анализа знаков, выходы которого соединены с выходами устройства и управляющими входами сдвигателя и коммутатора, выходы которого подключены ко входам промежуточного регистра, выходы трех старших разрядов которого подключены к первой группе входов второго сумматора. вторая группа входов которого подключена ко входным шинам, выходы второго сумматора подключены к первой группе входов старших разрядов третьего и четвертого сумматоров и коммутатора, первая группа младших разрядов которых подключены к выходам младших разрядов, начиная с четвертого, промежуточного регистра, выходы третьего и четвертого сумматоров подключены соответственно ко второй и третьей группе входов коммутатора, а входы третьего и четвертого сумматоров подключены соответственно к выходам элементов И вЂ” HL первой и второй группы, входы которых подключены к выходам дешифратора и регистра результата, выходы которого подключены ко второй группе входов первого сумматора, выходы которого соединены со входами регистра результата, выходы знаковых разрядов третьего и четвертого сумматоров соединены со входами блока анализа знаков, выходы дешифратора соединены со входом сдвигателя.

Источники информации. принятые во внимание при экспертизе

1. Авторское свидетельство СССР N 413479, кл. 6 06 F 7/38, 15.08.72.

2. Авторское свидетельство СССР Х 239665. кл. G 06 F 7/38, 06.05.69.