Ячейка однородной структуры

 

ОПИСА

ИЗОБРЕТ

К АВТОРСКОМУ СВИ (6t) Дополнительное к авт. (22) Заявлено 270674 (21) 2

Союз Советских

Социалистических

Республик

Кл.2

06 F 7/00 с присоединением заявки

Государственный комитет

СССР по делам изобретений и открытий (23) Приоритет—

Опубликовано 2501.80.

ДК 621.316.

6 (088 ° 8) Дата опубликования on (72) Авторы изобретения

Г. Г. Асатиани, A. Г. Гунцадзе, В. В. Игнатущенко и В. Г. Чачанидзе (71) Заявитель

Ордена Ленина институт проблем управления (54) ЯЧЕЙКА ОДНОРОДНОЙ СТРУКТУРЫ

Изобретение относится к области вычислительной техники и может применяться для построения универсальных и специализированных ЭВМ на базе микроэлектронных однородных. структур.

Известны ячейки однородной структуры, содержащие узлы входных и выходных элементов И, арифметико-логический блок, логический коммутатор и блок настройки (1). К недостаткам известного устройства относятся сложность конструкции и низкая надежность функционирования.

Наиболее близким техническим решением к предлагаемому изобретению является ячейка однородной структуры, содержащая узел входных элементов И, информационные входы которого соединены с информационными входами ячей ки, а управляющие входы подключены к 20 соответствующим выходам блока настройки, установочный вход которсго соединен с установочным входом ячейки, синхронизирующий вход которой подключен к управляющему входу арифметикологического блока, первые информационные входы которого соединены с первыми выхсдами узла входных элементов И, вторые выходы которого соединены со вторыми информационными ЗО

2 входами арнфметико-логического блока и информационными входами логическо го коммутатора, управляющие входы ко, торого соединены с соответствующими выходами блока настройки, а выходы подключены к первым информационным входам узла выходных элементов И, вторые информационные входы которого соединены с выходами арифметико-логического блока, управляющий вход узла выходных элементов И подключен к соответствующему выходу блока настройки, управляющие входы арифмети- . ко-логического блока подключены к соответствующим выходам блока настройки, входы которого соединены с входами настройки ячейки (2). К недостаткам известного устройства относится сложность конструкции и низкая надежность функционирования.

Целью изобретения является упрощение и повышение надежности ячейки однородной структуры.

Это достигается тем, что в ячейку однородной структуры введены блок триггеров и группа элементов И, информационные входы блока триггеров соединены с первыми выходами узла входных элементов И, управляющие вхо711565

Предлагаемая ячейка содержит узел

1 входных элементов И, информационные входы которого соединены с информационными входами 2 ячейки,а управ- 20 ляющие входы подключены к соответствующим выходам блока 3 настройки, установочный вход которого соединен с установочным входом 4 ячейки, синхронизирующий вход 5 которой подключен к управляющему входу арифметико-логического блока б, первые информационные входы которого соединены с первыми выходами узла 1 входных элементов И, вторые выходы которого соединены со вторыми информационными входами арифметико-логического блока б и информационными входами логического коммутатора 7, управляющие входы которого соединены с соответствующими выходами блока 3 настройки, а выходы подключены к первым информационным входам узла 8 выходных элементов

И, вторые информационные входи которого соединены с выходами арифметикологического блока 6; управляющий 4О вход узла 8 выходных элементов И подКлючен к соответствующему выходу блока настройки 3; управляющие входы арифметико-логического блока б под-. ключены к соответствующим выходам блока настройки 3, входы которого соединены с входами 9 настройки ячейки.

Информационные входы блока 10 триггеров соединены с первыми выходами узла 1 входных элементов И, управляющие входы подключены к соответствующим выходам блока настройки 3, а выходы подключены к третьим информационным входам арифметико-логического 6 ока б; Каждый из выходов узла

8 вь кодных элементов И через соответ- 5

55 ствующий элемент И II группы соединен с одноименным информационным входом 2 ячейки; управляющие входы эле" ментов И 11 группы соединены с соответствующими выходами блока настрой- 9 ки 3.

Узел I входных элементов И содержит элементы ИЛИ-НЕ 12-15, И-НЕ 16-20, НЕ 21 и фотоприемник 22, представля4ощий собой, например, работающий в Я

) ы блока триггеров подключены к соответствующим выходам блока настройки, а выходы подключены к третьим информационным входам арифметико-логического блока, каждый из выходов узла выходных элементов И через соответств1 ющий элемент И группы соединен с одноименным информационным входом. ячейки, управляющие входы элементов И rpynma соединены с соответствующими выходами .блока настройки.

На фиг. 1 представлена функциональная схема ячейки однородной структуры;. на фиг, 2 — пример реализации ячейки однородной структуры; на фиг. 3 — схематическое изображение ячейки однород1 ной структуры. оптическом режиме МОП-транзистор. Уйравляющие входы элементов ИЛИ-НЕ 1215 соединены с единичными выходами

23-26 первых четырех триггеров блока настройки 3, а управляющие входы эле5 ментов И-НЕ 16 — 19 подключены к нулевым выходам 27-30 этих же тг ггеров; управляющий вход элемента И-НЕ 20 соединен с нулевьм выходом 31 пятого триггера блока настройки 3. Выходы элементов ИЛИ-ЯЕ 12-15 и фотоприемника 22 образуют первые выходы узла

1 входных элементов И, а выходы элементов И-НЕ 16-20 — вторые выходы узла I входных элементов И. Блок настройки 3 содержит пятнадцать тригге5 ров 32 на элементах И-НЕ с оптической записью единицы . Арифметико-логический блок б содержит элементы ИЛИНЕ 33-41, И-ЯЕ 42-50, ИЛИ 51, неравнозначности 52 и триггер 53 на элементах И-НЕ. Управляющие входы элементов ИЛИ-НЕ 33,34,35, 36, 38, 39,40, 41 соединены, соответственно, с нулевым выходом 54 восьмого триггера 32, с нулевым выходом 55 десятого триггера 32, с единичным выходом 56 девятого триггера 32, с нулевым выходом 57 шестого триггера 32, с нулевым выходом 55 десятого триггера 32, с единичным выходом 58 седьмого триггера 32, с нулевым выходом 54 восьмого триггера 32,.с единичным выходом

59 шестого триггера 32, Управляющие входы элементов И-ЯЕ 47 и 48 соединены с нулевьм выходом 54 восьмого триггера 32; управляющий вход элемента И-НЕ 49 соединен с единичным выходом 59 шестого триггера 32; управляющий вход .элемента И-HE 50 подключен к единичному выходу 60 восьмого триггера 32; управляющий вход элемента ИЛИ 51 соединен с нулевым выходом 57 шестого триггера 32. Логический коммутатор 7 содержит элементы И 61, 62, управляющие входы которых подключены к единичному выходу 58 седьмого и нулевому выходу

63 одиннадцатого триггеров 32. Узел

8 выходных элементов И содержит элементы ИЛИ-НЕ 64, 65, 66 и светодиод

67; управляющий вход элемента ИЛИНЕ бб соединен с единичным выходом

68 четырнадцатого триггера 32, а выход светодиода 67 образует оптический информационный выход ячейки.

Блок 10 триггеров содержит элементы

И-НЕ 69-84; управляющие входы элейентов И-НЕ 69 и 70 соединены с нулевым выходом 54 восьмого триггера 32; управляющие входы элементов И-НЕ 71, 72 подключены к нулевому выходу 57 шестого и единичному выходу 60 восьмого триггеров 32; управляющие входы элементов И-НЕ 73 — 82 соединены, соответственно, с единичным выходом 56 девятого триггера 32, с нулевым выходом 85 девятого триггера 32, с единичным выходом 86 десятого триггера

711565 кции

-триггер

0 . 0 И Н

Н Н Н Ф

П П Н Ф

II П И

П П I

П П Н 0

Т -триггер сумматор

0 I. 0

0 Х П 0 П

П П 0 I задержка взаимопроникновение неравнозначность

32 с нулевым выходом 55 десятого триггера 32, с единичным выходом 87 одиннадцатого триггера 32, с нулевым выходом 88 одиннадцатого триггера

32, с единичным выходом 89 двенадцатого триггера 32, с нулевым выходом

90 двенадцатого триггера 32, с единичнь|м выходом 91 тринадцатого триггера 32, с нулевым выходом 92 тринадцатого триггера 32. Управляющие входы элементов И ЕI-I, II — 2, II-3, II-4 подключены, соответственно, к единичным выходам 23, 24, 25, 26 первого, второго, третьего, четвертого триггеров 32.

Работа ячейки однородной структуры осуществляется следующим образом.

На установочном входе 4 ячейки подается сигнал, соответствующий нулевому логическому уровню,и триггеры 32 блока настройки 3 переходят в состояние нуль, Далее, Щ в триггерах 32 блока настройки 3 через оптические входы 9 настройки ячейки записывается код реализации устройством заданной функции. Список функций, реализуемых ячейкой, и коды 25 настройки ячейки на реализацию этих функций даны в таблице, где на пере сечении столбца Ч, и строки(обозначено: буквой Ф, что триггер 32 с номером (, является функциональным gg элементом при реализации функции ; буквой Н ", что триггер 32 с номером ц является триггером настройки при реализации функции { ; буквой П, что триггер 32 с номером с(. не участвует в реализации Функции p . .B таблице через ЧА обозначены значения логических уровней на единичных выходах триггеров 32 -блока настройки 3.

Для примера рассмотрим реализацию ячейкой Т -триггера. Допустим, что инЩ формационным входом ячейки был выбран информационный вход 2-1, а информационным выходом — информационный вход

2-4 ° Тогда в триггерах 32 блока настройки 3 записывается код: 45

Ч =Ч-=Y =Ч вЂ” =У =Ч-=Ч вЂ” =Ч вЂ” =Ч вЂ” =O ч Фз vm Х и щ Юи ху

Ч-=Ч-=Ч-=Ч =Ч =Ч- = . в а Ь ч Ь Й

В результате этого логический коммутатор 7 выключен, так как из-заЧ =О 5О

Н Н Н Н Н 0

H Н Н Я Н 0

Я Н Н Н Н I

Я H Н Н Я I

Н Н Н H Я I

H Н Я Н Я I I Е 0 Х на выходах элементов И 61 и И 62 име.ем нулевые логические уровни. Выключен и арифметико-логический блок

6 сигналом Ч = О, в результате чего ка выходе элемента ИЛИ-ЯЕ 36 имеем нулевой логический уровень. На выходах элементов И-НЕ 49, 50, ИЛИ

51, И-НЕ 71 и 72 из-за Чу, = ч,;;„=о и

g = 1 имеем единичные логические уровни, на выходе элемента ИЛИ-ЯЕ 39 из-за Ч -, = 0 имеем также единичный яогический уровень, а элементы И-НЕ

47 и 48 из-за Ч„ †„, = 1 открыты. В резуль тате этого для вйходов элементов И-HE

70 {Т вЂ” вход Т< -триггера) и 69 {Т— вход Т -триггера) пятнадцатый триггер

32 блока настройки 3, триггер 53 и элементы И-ЯЕ 43, 44, 45, 46, 47, 48 образуют Т -триггер, едикичный выход которого из-за Ч@=0 через элемент

ИЛИ-ЯЕ 41 подключается ко входам элементов ИЛИ-НЕ 64, 65 и 66. Элементы

И вЂ” НЕ 70 и 69 открыты из-заЧ -„=1 и на вход элемента И вЂ” ЯЕ 70 подаются в инверсной фазе сигналы от информациокного входа 2-1 ячейки (w> = О) через элементы И-HE 73 (ч;„ = 1) и 83, на другие входы которых подаются единичные логические уровни из-за х=Чб=Ч,—,,=Чх1-,1 = О ° Связь между выходом элемента ИЛИ-HE 64 и информационя;ж входом 2-1 ячейки разорвана. так как сигналом sz- О элемент И IT-I закрыт, Выход элемента ИЛИ-HE 65 подключается к информационному входу

2-4 ячейки через открытый сигналом

= 1 элемент И I1--4, При этом информационный вход 2-4 превращается в информационный выход ячейки. Оптический информационный выход 67 ячейки закрыт при помощи нулевого логического уровня с выхода элемента ИЛИЯЕ 66 (Ч вЂ,„ = 1) . Блокировка информационных входов 2-2 и 2-3 ячейки, которые в рассматриваемом случае превращаются в информационные выходы, осуществляется при помощи элементов

Узла Е входных элементов И соответствующих соседних ячеек однородной структуры, В аналогичном порядке реализуются ячейкой однородной структуры и другие функции, данные в таблице.

711565

2 3 ф 6 6 7 8 9 4о 14 32 3 l4. 45 /6

Н Н Н Н Н Х I I 0 1 0 П П Н 1 равнозначность

Н I

Н Н Н Н Н Х I

Н Н Я Н К I I

I 1 I 0 П П конъюнкция штрих Шеффера операция Пирса дизъюнкция

1 I 0 П П .Я 0

Н Н Н Н Н I I 0 -0 1 0 П П Н

Н О

Н Н Н Н Н I I 0 0 1 О П П

Изобретение позволяет упростить схему ячейки однородной структуры в

1 5 раза по числу компонентов и сократить в два раза количество электрических выводов ячейки.

Формула изобретения

Лчейка однородной структуры, содержащая узел входных, элементов И, информационные входы которого соединены о с информационными входами ячейки, а управляющие входы подключены к соответствующим выходам блока настройки, установочный вход которого соединен с установочным нходом ячейки, синхро- 25 низирующий вход которой подключен к управляющему входу арифметико-логического блока, первые информационные входы которого соединены с первыми выходами узла входных элементов И, 30 вторые выходы которого соединены со вторыми информационными входами арифметико-логического блока и информационными входами логического коммутатора, управляющие входы которого сое- д динены с соответствующими выходами блока настройки, а выходы подключены к первым информационным входам узла выходных элементов И, вторые информационные нходы которого соединены с 4О выходами арифметика-.логического блока, управляющий вход узла выходных элементов И подключен к соответствующему выходу блока настройки, управляющие входы арифметико-логического

Продолжение таблицы

1 блока подключены к соответствующим выходам блока настройки, входы которого соединены с входами настройки ячейки, отличающаяся тем, что, с целью упрощения и повышения надежности ячейки, в нее введены блок триггеров и группа элементов И, информационные входы блока триггерон соединены с первыми выходами узла входных элементов И, управляющие входы блока триггеров подключены к соответствующим выходам блока настройки, а выходы подключены к третьим информационным входам арифметико-логического блока, каждый из выходов узла выходных элементов И через соответствующий элемент И группы соединен с одноименным информационным входом ячейки, управляющие входы элементов И группы соединены с соответствующими выходами блока настройки.

Источники информации, принятые во внимание при экспертизе

1. Прангишвили И. В. и др, Методы реализации однородных структур на микроэлектронных схемах. Вопросы кибернетики, Однородные микроэлектронные структуры. М., Советское радио, 1973.

2, Прангишвили И, В. и др. Принципы построения вычислительных устройств и методы организации вычислительных процессов на однородных структурах.

АВТ, 3, Рига, Зииатне, 1972 с. 24, рис. 1 (прототип).

711565 фиг. Г

Составитель В. Чачанидзе

Редактор О. Стенина Техред М.йетко Корректор М. Демчик

Заказ 9013/36 Тираж 751 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и .открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4