Устройство для исправления ошибок

 

Союз Советских

Социалистических

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (и>7361 О4, "ЯИКА)тц ртщ (61) Дополнительное к авт, свид-ву (22) Заявлено 2802,78 (21) 2584890/18-24 с присоединением заявки ¹

К„г

G 06 F 11/08

Н 04 L 1/10 (23) Приоритет

Государственный комитет

СССР оо делам изобретений и откр ыти й

РЗ) УДК681. З27..17 (088.8) Опубликовано 2505,80, Бнзллетень ¹ 19

Дата опубликования описания 250580 (72) Авторы изобретения

И.A. Баранов и А.Н. Бритейн (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ИСПРяВЛЕНИЯ ОШИБОК

Изобретение относит ся к вычислительной технике и может быть использовано в устройствах переработ ки и передачи дискретной информации.

Из ве ст но у строй ст во, содержащее реги стр приема, дв ухст упен чатую матрицу и элементы ИЛИ, позволяющее эффективно корректировать одиночные ошибки f1) .

Недостаток устройства — невозможность исправления двойных ошибок.

Наиболее близким к изобретению является устройство, содержащее регистр приема, матрицу, регистр сдвига, элемент И, элемент ИЛИ, элемент 15 запрета, элемент фиксации окончания приема кодовой комбинации, выход которого соединен с первым входом элемента запрета, второй вход которого соединен с выходом элемента 20

ИЛИ, а выход с первыми входами регистра сдвига и элемента И, второй вход которого соединен со входом устройства, третий вход — с выходом регистра сдвига, а выход — с вторым 25 входом регистра сдвига, группа выходов последнего соединена с группой входов регистра приема, выходы которого соединены с соответствующими входами матрицы, выходы кото- 30 рой соединены со входами элемента

ИЛИ.

Недостаток устройства — возмржность исправления лишь одиночных оши бок.

Цель изобретения — расширение функциональных возможностей, заключающихся в коррекции двойных ошибок.

Поставленная цель достигается тем, что в устройство, содержащее регнстр приема, матричный дешифратор, первый элемент ИЛИ, ре ги стр сдви ra, элемент

И, первый элемент запрета, элеменг задержки, первый вход элемента И является первым входом устройства, второй вход элемента И соединен с первым входом регистра сдвига и выходом первего элемента запрета, а выход — с втбрым входом регистра сдви га, выход которого соединен с первым входом регистра приема, выход которого соединен с входом матричного дешифратора, выходы которого, соединены с входами первого элемента

ИЛИ, выход которого соединен с первым входом первого элемента запрета и выходом усгройства, второй вход устройства соединен с -входом элемента задержки, дополнительно введе.. ны второй и третий элементы запрета

736104

3S

40 регистр памяти, группу ключей, второй элемент ИЛИ и дешифратор одиночных ошибок, вход которого соединен с выходом регистра приема, а его выходы — с входами второго элемента, ИЛИ, выход которого соединен с первым входом второго элемента запрета, второй вход которого соединен с вторым входом устройства, а выход — с первым входом третьего элемента запрета, второй вход которого соедин ен с выходом первого элемента ИЛИ, а выход — с первым входом группы ключей, вт орой вход которого соединен с выходом регистра памяти, а выход — с вторым входом регистра приема.

На чертеже приведена структурная схема устройст ва.

Устройст во содержит ре ги стр 1 приема, матричный дешифратор 2, первый элемент ИЛИ 3, первый элемент 4 запрета, шину 5 начало коррекции, регистр 6 сдвига, элемент И 7, дешифратор 8 одиночных ошибок, второй элемент ИЛИ 9, — второй и третий элемзнты 10 и 11 запрета, регистр 12 памяти, группу ключей 13, элемент 14 задержки, шину 15 тактовых импупьсов, сдвигающую шину 16 и шину 17 окончание коррекции .

Дешифратор 8 одиночных ошибок построен аналогично матричному дешифратору 2, предст авляющий собой фактически дешифратор рабочих кодовых комбин аций.

Ре ги стр 12 памяти предн азн ачен для запоминания номера разряда, искажение информации в котором наблюдается устойчиво. Регистр 12 кодовыми шинами чере з ключи 1 3 соедин ен . c

Регистром 1 приема. Управляющий сигнал на открытие ключей 13 поступает из третьего элемента 11 запрета.

Элемент 14 задержки предназначен для з адержки си гн ала н ачало коррекции на время, необходимое для пересылки содержимого регистра 12 памяти на регистр приема в случае, когда в коцовой комбинации содержится .два и более искаженных символа.

Устройство работает следующим об- разом.

Перед приемом кодо вой комби к ации регистр 1 приема уст анавли вает ся в ноль. Если принятая кодовая комбинация ошибки не содержит, то на выходе матричного дешифратора 2 возбуждается шина, соответствующая принятой рабочей кодовой комбинации. На выходе элемента ИЛИ 3 формируется единичный сигнал, который запрещает прохождение сигнала начало коррекции через элемент запрета. На шике 17 окончание коррекции устанавливается единичный сигнал.

Пусть поступила кодовая комбинация, имеющая одиночную ошибку. В этом случае возбуждается одна из шик дешифратора 8 одиночных ошибок 8, на выходе элемента ИЛИ 9 формируется (единичный си гнал, который з апрещает прохождение сигнала начало коррекции через элемент 10 запрета. Сигнал начало коррекции проходит через элемент 4 запрета, переводит в единичное состояние младший разряд регистра 6 сдвига и обеспечивает прохождение тактовых импульсов через элемент И 7. Тактовые импульсы, поступающие по шине 16 как импульсы сдвига, обеспечивают перемещение единицы в регистре сдвига, последовательно инвертируя содержимое разрядов реги стра 1.

Каждый приемный элемент ре ги стра

1 изменяет свое состояние при записи l в связанный с ним разряд регистра сдви га и воз вращает ся в исходное состояние при записи в этот разряд О, Как только в результате этой корре кции будет получен правильный код (рабочая кодовая комбинация), возбуждается одна из шин матричного деши фр атора 2, н а выходе ло гиче ской схемы ИЛИ 3 устанавливается единичный сигнал, а ка выходе элемента 4 запрета — нуле ной си гнал. Последний прекращает прохождекие тактовых импульсов с шины 15 через элемент И ка шину 16 сдви га. На шике окончание коррекции уст анавли вается единичный сигнал. Если ошибка в одНом и том же разряде повторяется несколько раз, что свидетельствует о наличии устойчи во го от каза (неи управности кодовой шины), то в соответ ст вующий разряд регистра 12 памяти заносит ся единица.

При наличии единицы в одном из разрядов регистра 12 памяти и отсутст вии ошибок в кодовой комбин ации или в других разрядах кодовой комбинации, работа устрой ст ва не отличается от изложенного выше.

В том случае, когда имеет место двойная ошибка, ни одна из шин матричного дешифратора 2 и дешифратора

8 не возбуждаются. Сигнал начало коррекции с шины 5 через элементы

10 и 11 запрета поступает на управляющие входы ключей 1 3. Ключи 1 3 открываются и содержимое регистра 12 памяти поступает в регистр 1 приемных элементов, изменяя состояние соответствующего элемента памяти (выполняется операция поразрядного сложения по модулю 2). В результате двойная ошибка сводится к одиночной.

Этот же сигкал с шины 5, задержанный элементом 14 задержки на время коррекции кода в регистре l, поступает через элемект 4 запрета на регистр 6 сдви га и схему И 7. Далее устройство работает так же как и при наличии одиночной ошибки в кодовой комбинации.

736104

Формула изобретения

Составитель И. Милокостый

Техред М.Кузьма Корректор М.Пожо

Редактор

Тираж 751 Подписное

ЦНИИПИ Государст венного комитета СССР по делам изобретений и открытий

113035, Москва F-35, Раушская наб., д. 4/5

Заказ 2266/6

Филиал ППП Патент r Ужгород ул Проектная 4

Таким образом, преДлагаемое устрой ст во поз воляет корре ктиро вать ,двойные ошибКи в кодовых комбинациях (исправлять ошибкй, обусловленные сбоями при неисправной одной из разрядных магистралей кода, и обеспечить работоспособность устройства при неисправных элементах в двух разрядных кодовых цепях) .

Устройство для исправления ошибок, содержашее регистр приема, матричный дешифратор, первый элемент ИЛИ, регистр сдвига, элемент И, первый элемент запрета, элемент задержки, первый вход элемента И является первым входом устройства, второй вход элемента И соединен с первым входом ре ги стра сдвига и выходом первого элемента запрета, а выход — с вторым входом регистра сдвига, выход которого соединен с первым входом регистра приема, выход которого соединен с входом матричного дешифратора, выходы которого соединены с входами первого элемента

ИЛИ, выход которого соединен с пер- . вым входом первого элемента запрета и выходом устройства, второй вход устройства соединен с входом элемента задержки, выход которого соединен с вторым входом первого элемента-запрета,отличающееся тем, что, с целью расширения функциональяых возможностей, за счет коррекции двойных ошибок, оно содержит второй и третий элементы за(трета, регистр памяти, блок ключей, второй элемент

ИЛИ и дешифратор одиночных ошибок, вход которого соединен с выходом регистра приема, а его выходы — с входами второго элемента ИЛИ, выход

<оторого соединен с первым входом второго элемента запрета, второй вход которого соединен с вторым входом устройства, а выход — с первым входом третьего элемента запрета, второй вход которого соединен с выходом первого элемента ИЛИ, а выход с первым входом блока ключей, второй вход которого соединен с выходом регистра памяти, а выход — с вторым входом регистра приема.

Источники информации, прин ятые во внимание при э к сперти зе

1. Авторское свидетельсв во СССР по заявке 9 2529402/18-24, кл. G 06 F 11/08, 1977.

2. Авторское свидетельство СССР

Ф 363979„ кл. G 06 F ll/08, 1971 (прототип)