Устройство для контроля интегральных схем

 

Союз Советских

Соцкалнсткческкх

Респубпнк

И A H "744579

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕРЬСТВУ (6 ) Дополк к тельное к а от. с вкд-ву (22) Зая влеко 06.03.78 (2 ) 2587880/18 — 24 с присоединением заявки,% (23) Приоритет (51) М. Кл.

G 08 F 11/00

Государственный комитет

СССР по делам изобретений и открытий

Опубликовано 30.06.80, Бюллетень,% 24 (53) УД К,681,326 (088.8) Дата опубликования описания 30.06.80 (72) Автор . изобретения

С. А. Гаврилов (7!) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ИНТЕГРАЛЬНЫХ СХЕМ

Изобретение относится к вычислительной технике и может быть применено для контроля интегральных схем.

Известно устройство контроля, которое содержит регистры сдвига, эталонную схему, схемы совпадения (1), 5

Недостаток устройства заключается в тово, что контроль осуществляется с помощью эталонной схемы, так как это сужает, класс контролируемых схем (например, нельзя контролиt0 ровать схемы со встроенным внутренним ге- нератором). Кроме того, в устройстве требуется блок памяти большой емкости.

Известно устройство контроля, которое содержит запоминающее устройство, счетчики, t5 регистры, управляющую вычислительную машину, элементы И (2).

Недостаток устройства — сложность (наличие счетчиков, регистра конечного адреса, ре-: гистра восстановления элементов И и т. д.) и необходимость выделения служебных дополнительных разрядов в буферном запоминающем устройстве, что снижает полезный объем буфер,ного запоминающего устройства.

Наиболее близким является устройство, содержащее управляющую вычислительную машину,. запоминающее устройство, счетчик адреса памяти, регистр конечного адреса, счетчик повторения, многоканальный амплитудный дискриминатор, генератор тактовых импульсов (3).

Недостаток устройства — его сложность из-за наличия счетчика повторений, счетчика адреса памяти, регистра адреса контролируемой комбинации, невозможность перезаписи большого числа тестовой комбинации за счет сжатия тестовой информации, так как при этом возникает необходимость в служебных дополнительных разрядах в буферном запоминающем устройстве.

Цель изобретения — упрощение устройства контроля.

Цель достигается тем, что в устройство для контроля интегральных схем, содержащее блок управленият генератор тактовых импульсов, многоканальный амплитудный дискриминатор, блок ввода информации, индикаторы и блок сравнения, причем входы многоканального амплитудного дискриминатора являются входами устройства, первей выход многоканального

4%ИВ»еевйвааМЬ»».

«» « ° -«, ФЮФ Ю» «»*»«.

7445 амплнтудного дискриминатора соединен с первыМ входом блока управления, первый и второй выходы которого соединены соответственно со входом генератора тактовых импульсов, со входом блока ввода информации, выход блока ввода информации соединен со входом блока сравнения, выход которого соединен со вторым входом блока управления, введены две группы коммутаторов, группа входных сумматоров, группа выходных сумматоров, группа входных регистров сдвига и группа выходных регистров сдвига, причем, выход генератора тактовых им пульсов соединен с первыми входами входных сумматоров группы, выход каждого входного сумматора группы соединен с первым входом сбответствующего регистра сдвига группы входных регистров сдвига, последовательные информационные выходы входных регистров сдвига группы являются группой выходов устройства, параллельные информационные выходы каждого входного регистра сдвига группы соединены со входами коммутаторов первой группы, выход каждого коммутатора первой группы соединен со вторым входом соответствующего входного сумматора группы входных сумматоров, выход блока ввода информации соединен с параллельным входом входных регистров сдвига группы, каждый выход много:"канального амплитудного дискриминатора соединен с первым входом соответствующего входного сумматора, выход которого соединен с информационным входом соответствующего выходного регистра сдвига группы, параллельные информационные выходы каждого выходного регистра сдвига группы соединены со входами соответствующего коммутатора второй группы, выход каждого коммутатора второй группы соединен со вторым входом соответствующего выходного сумматора группы, последовательный выход каждого выходного регистра сдвига группы соединен с соответствующим индикатором и соответствующим входом группы входов блока сравнения, первый выход блока управления соединен с управляющим входом всех выходных регистров сдвига группы;- На фиг. 1 представлена блок-схема устройства для контроля интегральных схем; на фиг. 2 — временная диаграмма работы устройства.

Устройство содержит генератор тактовых импульсов 1, контролируемую интегральную схе50 му 2, многоканальный амплитудный дискриминатор 3, блок ввода информации 4, блок управления 5, группу входных сумматоров 6, группу входных регистров сдвига 7, индикаторы 8, 55 блок сравнения 9, группу выходных сумматоров 10, группу выходных регистров сдвига 11, первую группу коммутаторов 12, вторую группу коммутаторов 13.

79

Устройство работает следующим образом.

Вначале по сигналу из блока управления 5 происходит обнуление группы выходных регистров сдвига 11 и зались начальной информации в группу входных регистров сдвига 7. Изменение количества обратных связей регистров.сдвига осуществляется первой и второй группой коммутаторов 12 и 13. На коммутаторах 12 и

13 устанавливаются связи, соответствующие конкретной проверяемой интегральной схеме 2.

На индикаторах 8 будут индицироваться нули.

После этого блок управления 5 в1слючает генератор тактовых импульсов 1, который начинает посылать импульсы на входы группы входных сумматоров б. В группе входных регистров сдвига 7 начинает формироваться входная последовательность на вход проверяемой интегральной схемы 2. Причем длина этой последовательности будет больше длины последовательности, записанной во входной регистр сдвига 7 группы. Информация с испытуемой интегральной схемы 2 поступает на вход многоканального амплитудного дискриминатора 3; что изображено на фиг. 2 а. Каждый канал дискриминатора.3 имеет два выхода. Второй выход многоканального амплитудного дискриминатора 3 повторяет сигнал, поступающий на его вход, если сигнал лежит вне зоны пороговых напряжений Опорог. (О), U порог, (1), что показано на фиг. 2 б.

Если входной сигнал лежит внутри зоны пороговых напряжений, то многоканальный амплитудный дискриминатор 3 по первому выходу каждого канала выдает единичный сигнал на вход блока управления 5, фиксируя негодность контролируемой интегральной схемы 2 по уровню выходного сигнала (фиг. 2 в). В этом случае на втором выходе многоканального амплитудного дискриминатора 3 будет "0".

Последовательность со второго выхода многоканального амплитудного дискриминатора 3 фиксируется в группе выходных регистров сдвига

11 через соответствующий выходной сумматор

10 выходной группы. Сжатие информации в каждом выходном регистре сдвига 11 группы выходных регистров с обратными связями происходит аналогично растягиванию информации во входном регистре сдвига 7 группы только в начальном состоянии в выходном регистре сдвига 11 находятся нули. В выходном регистре сдвига 11 зафиксируются неправильные считывания с контролируемой интегральной схемы 2, т. е. "0" вместо "Г или ".1" вместо

"0". Сигнал "ни ноль" и "ни единица" будет фиксироваться как брак блоком управления 5.

По окончании контроля на индикаторах 8 будет фиксироваться результат контроля, который проверяется оператором, и он делает заключе. ние о годности контролируемой проверяемой

74457

25 5 интегральной схемы 2 (ручной режим). Контроль интегральных схем 2 может происходить автоматически беэ оператора. Для этого по окончании контроля из блока ввода информации

4 считываются ожидаемые комбинации на входы блока сравнения 9, в котором они сравниваются с содержимым выходных регистров сдвига 11.

Если произошло несовпадение, то блок управления 5 фиксирует брак. Брак по уровню, т. е, сигнал "ни ноль" и "ни единица" фйкси- 10 руется автоматически.

Использование регистров сдвига с обратными связями позволяет упростить устройство контроля, так как отпадает необходимость в счетчике адреса памяти, счетчике повторений, регистре конечного адреса и т, д. При этом сокращается объем тестовой информации, что приводит к экономии объема запоминающих устройств за счет сжатия тестов, отсутствует необходимость в дополнительных служебных щ разрядах.

Формула изобретения

Устройство для контроля интегральных схем, содержащее блок управления, генератор тактовых импульсов, многоканальный амплитудный дискриминатор, блок ввода информации, иццикаторы и блок сравнения, причем входы 3п многоканального амплитудного дискриминатора являются входами устройства, первый выход многоканального амплитудного дискриминатора соединен с первым входом блока управления, первый и второй выходы которого соединены соответственно со входом генератора тактовых импульсов, со входом блока ввода информации, выход блока ввода информации соединен со входом блока сравнения, выход которого соединен со вторым входом блока управления, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства, в него введены две группы коммутаторов, группа входных сумматоров, группа выходных сумматоров, груп-

9 6 па входных регистров сдвига и группа выход,ных регистров сдвига, причем, выход генератора тактовых импульсов соединен с первыми входами входных сумматоров группы, выход каждого входного сумматора группы соединен с первым входом соответствующего регистра сдвига группы входных регистров сдвига последовательные информационные выходы входных регистров сдвига группы явяяются группой выходов устройства, параллельные информацион ,ные выходы каждого входного регистра сдвига группы соединены со входами коммутаторов первой группы, выход каждого коммутатора первой группы соединен со вторым входом соответствующего входного сумматора группьь входных сумматоров, выход блока ввода ин формации соединен с параллельным входом входных регистров сдвига группы, каждый выход многоканального амплитудного дискриминатора соединен с первым входом соответствующего входного сумматора, выход которо- го соединен с информационным входом соответствующего выходного регистра сдвига группы, параллельные информационные выходы каждого выходного регистра сдвига группы соединены со входами соответствующего коммутатора второй группы, выход каждого коммутатора второй группы соединен со вторым входом соответствующего выходного сумматора

I группы, последовательный выход каждого выходного регистра сдвига группы соединен с соответствующим индикатором и соответствующим входом группы входов блока сравнения, первый выход блока управления соединен с управляющим входом всех выходных регистров сдвига группы.

Источники информации, принятые во внимание при экспертизе 1. Акцептованная заявка Японии N 48 — 41739, С 97 (7), 1973.

2. Авторское свидетельство СССР по заявке

Р2395921/24, кл. 6 06 F 15/46, 09.08,76.

3, Авторское свидетельство СССР И 377738, .кл. G 06 F 15/46, 1974 (прототип).

744579

Составитель Н. Быкова

Техред М. Петко Корректор H. Григорук

Редактор М. Ликович

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

Заказ 3794/13 Тираж 751 Подлисное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5