Преобразователь двоично-десятичного кода 12222 в унитарный код

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскик

Социалистически в

Республик (61) Дополнительное к авт. свид-ву— (22) Заявлено 071277 (21) 2551548/18-24 (51}M Кл

G 06 F 5/02 с присоединением заявки t4> (23) Приоритет—

Государственный комитет

СССР по делам изобретений и открытий

Опубликовано 0707.80. Бюллетень ¹ 25 (53) УДК 681 ° 325 (088, 8) Дата опубликования описания 070780 (72) Авторы изобретения

A. И, Журавлев и Ю. В. Кабанов

Особое конструкторское бюро вычислительной техники

Рязанского радиотехнического института (71) Заявитель (5 4) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНО-ДЕСЯТИЧНОГО

КОДА 12222 В УНИТАРНЫИ КОД

Изобретение относится к вычислительной технике и автоматике и предназначено для преобразования кодов чисел, 5

Известен преобразователь параллельного двоично-десятичного кода в унитарный (число-импульсный) код, содержащий регистр хранения кода, группу элементов И, элементы ИЛИ и элемент задержки P) .

Недостатком известного устройства является невысокая скорость преобразования при укороченном формате двоично-десятичного кода 12222, 15

Наиболее близким к изобретению техническим решением является преобразователь двоично-десятичного кода 12222 в унитарный, содержащий входной регистр, первую и вторую группу элементов И, первый, второй, третий и четвертый элементы ИЛИ, первую и вторую схема задержки, единичные выходы триггеров входного регистра соединены с первыми входами соответст- 25 вующих элементов И первой группы, вторые входы которых являются входами устройства, выходы элементов И кроме последнего первой группы соединены с

:первыми входами соответствующих эле- З0 ментов И второй группы, выход первого элемента И первой группы соединен с первым входом первого элемента ИЛИ, выходт остальных элементов И первой группы соединены со входами второго, элемента ИЛИ,выход которого соединен со вторым входом первого элемента ИЛИ и первым входом третьего элемента

ИЛИ, выход первого элемента ИЛИ через первую схему задержки соединен со вторым входом третьего элемента ИЛИ, выход которого является выходом устройства, выходы элементов И второй группы соединены со входами четвертого элемента ИЛИ, выходом соединенного со входом второй схемы задержки, выход которой является сигнальным выходом устройства 2), В этом устройстве количество тактовых входов управления соответствует числу разрядов входного регистра, что увеличивает число внешних связей и усложняет управление преобразователем; преобразование четных чисел требует лишний такт, что снижает быстродействие устройства, Цель изобретения - повышение быстродействия, 746497

Это достигается тем, что устройство дополнительно содержит группу элементов ИЛИ, группу элементов НЕ, пятый элемент ИЛИ, единичные выходы триггеров входного регистра соединены с первыми входами соответствующих. элементов ИЛИ группы, вторые входы которых соединены с установочными входами соответствующих триггеров входного ре1истра и с выходами соответствующих элементов И группы, выходы элементов ИЛИ группы соединены с первыми входами соответствующих элементов И группы и со входами четвертого элемента ИЛИ, вторые входы элементов И группы соединены между собой и являются входом опроса устройства, выход i-го (i=1,2, 3,4) элемента ИЛИ группы через соответствующий элемент HE группы соединен с третьим входом j-го (j=2,3,4,5) элемента И группы, выходы четвертого эле- 20 мента ИЛИ и второго элемента задержки соединены со входами пятого элемента ИЛИ, выход которого является сигнальным выходом устройства, На чертеже пердставлена структурная схема устройства, Оно содержйт входной регистр 1, состоящий из триггеров, группу элементов ИЛИ 2, группу элементов И 3, группу элементов НЕ 4, первый и второй элементы ИЛИ 5 и б, первый элемент задержки 7, третий и четвертый элементы ИЛИ 8 и 9, второй элемент задержки 10, пятый элемент ИЛИ 11.

Устройство работает следующим образом.

Если в триггер l соответствующий разряду входного регистра с весом записана 1, то при поступлении первого импульса опроса на 4Р второй вход элемента И соответствующегб разряда на выходе преобразователя формируется одиночный импульс (выход элемента ИЛИ 8), При этом второй элемент И 3 группы по третьему входу закрыт на время действия такто - вого импульса опроса сигналом с первого элемента НЕ 4 группы. Импульс, сформированный на выходе первого элементаа И 3 обнул яет триггер 1 . Если триггер 1 в исходном состоянии сброшен, а взведен следующий триггер с весом 2, то по первому тактовому импульсу срабатывает второй элемент И 3 и сбрасывает второй триггер входного регистра, Импульсы, сформи- 55 рованные на выходах элементов И 3 соответствующих разрядам с весом 2 со второго rio пятый удваиваются, так как поступают на выходной элемент ИЛИ 8 непосредственно с выхо- go да элемента ИЛИ б и через элемент

ИЛИ 5 и элемент задержки 7, Если величина сдвига между импульсами опроса равйа Т, то элемент 7 должен задерживать сигнал на время 0,5 Т, б5

Выходной код видается в виде пач ки импульсов. равномерно распределе".ных во времени.

После опроса последнего элемента

И 3, когда входной регистр примет нулевые значения во всех разрядах, на выходе элемента ИЛИ 9 формируется сигнал конец преобразования, который через элемент задержки 10 и элемент ИЛИ ll поступает на сигнальный выход устройства. Элемент задержки 10 задерживает сигнал с выхода

J.

ИЛИ 9 на время 0,5 Т, что соответствует моменту выдачи последнего импульса из пачки преобразованного кода.

Такая организация устройства позволяет сократить количество управляющих тактовых шин до одной и уменьшить время преобразования четных чисел на один такт работы преобразователя„

Формула из обретения

Прес бр аз ов атель дв оично-дес ятичного кода 12222 в унитарный код, содержащий входной регистр, группу элементов И, первый, второй, третий и четвертый элементы ИЛИ, первый и второй элементы задержки, выход первого элемента И группы соединен с первым входом первого элемента ИЛИ, выходы остальных элементов И группы соединены со входами второго элемента ИЛИ, выход которого соединен со вторым входом первого элемента ИЛИ и с первым входом третьего элемента ИЛИ, выход первого элемента ИЛИ через первый элемент задержки соединен со вторым входом третьего элемента ИЛИ, выход которого является выходом устройства, выход четвертого элемента ИЛИ соединен со входом второго элемента задержки, отличающийся тем, что, с целью повышени я быстродействия, он содержит группу элементов ИЛИ, группу элементов НЕ, пятый элемент ИЛИ, единичные выходы разрядов входного регистра соединены с первыми входами соответствующих элементов ИЛИ группы, вторые входы которых соединены с установочными входами соответствующих разрядов входногo регистра и с выходами соответствующих элементов И груПпы, выходы элементов

ИЛИ группы соединены с первыми входами соответствующих элементов И группы и со входами четвертого элемента

ИЛИ, вторые входы элементов И группы соединены между собой и являются входом опроса устройства, выход i-ro (i=1,2, 3, 4) элементов ИЛЙ группы через соответствующий элемент НЕ группы соединен с третьим входом j — - ro (j 2,3,4 5) элемента И группы, выходы четвертого элемента ИЛИ и второго элемента задержки соединены со входами пятого элемента ИЛИ, выход кото746497

Составитель В, Евстигнеев

Техред Ж. Кастелевич

Корректор М. Шарсиаи

Редактор Т, Клюкина

Заказ 3944/38 Тираж 751

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д, 4/5

Подписное

Филиал ППП Патент, r. Ужгород, ул, Проектная, 4

:рого является сигнальным выходом устройства.

Источники информации, принятые во внимание при экспертизе

1, Авторс кое

Р 368598, к.п. С

2 ° Авт орс кое

Р 549803 кл, G тотип) . свидетельство СССР

06 F 5/04 1971. свидетельство СССР

06 F 5/04, 1975 (про