Запоминающее устройство с самоконтролем

 

Сбюз Советских

Социалистических

Республик

<„767845

+ г с и

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву— (22) Заявлено 1%1278 (21) 2697818/18-24 с присоединением заявки йо (51) М, Кл.з

G 11 С 29/00

Государственный комитет

СССР яо делам изобретений и открытий (23) Приоритет

Опубликовано ЗООЯ80 Бюллетень Мо 36 (53) УДК 681 (088. 8) Дата опубликования описания ЗООЯ80 (72) Авторы изобретения

В.В. Слюсарь и Н.М. Токарев (7 3 ) Заявитель (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ

Изобретение относится к области вычислительной техники, в частности, к запоминающим устройствам.

Известны запоминающие устройст- 5 ва с самоконтролем (1), P2)

Одно из известных устройств содержит матрицы памяти, регистры, блок управления транслятором, блок анализа ошибок, блоки контроля четности 10 и коррекции ошибок, дешифраторы 11 .

К недостаткам этого устройства относятся большие аппаратурные затраты и низкое быстродействие устройства. 15

Из известных устройств наиболее близким техническим решением к изобретению является запоминающее устройство с самоконтролем, содержащее накопитель, блок кодирования, блок 2п анализа ошибок, блок коррекции ошибок, причем первые входы накопителя соединены с адресными входами устройства, вторые входы - с выходами блока кодирования, входы которого 25 подключены к выходам регистра слова, первый выход блока анализа ошибок соединен с первым контрольным выходом устройства, первый вход и второй выход — соответственно с пер- ЗО вым и вторым вХодами блока коррекции ошибок, выход которого и вход регистра слова подключены соответственно к информационным выходу и входу устройства 2 .

Недостатками этого устройства являются большие аппаратурные затраты, уменьшение. быстродействия запоминающего устройства из-эа повторного считывания информации при выполнении контроля блоков устройства, отсутствие возможности контроля блока анализа ошибок устройства.

Цель изобретения - повышение быстродействия и упрощение устройства.

Поставленная цель достигается тем, что устройство содержит. блок анализа декодируемых сигналов, имитатор сигналов ошибки, коммутатор, элементы И, причем первый вход и выход бло- . ка анализа декодируемых сигналов подключены соответственно к первому и второму контрольным выходам устройства, второй вход — к первому выходу имитатора сигналов ошибок, вход которого соединен с первым управляющим входом устройства, второй выход— со вторым входом коммутатора, выход которого подключен ко второму входу и

767845 блока анализа ошибок, первый вход— к первому выходу элементов И„ второй выход которых соединен с первым входом блока анализа ошибок, а первый вход — с выходом накопителя, второй вход элементов И и третий вход коммутатора подключены соответственно ко второму и третьему управляющим входам устройства.

При этом имитатор сигналов ошибок целесообразно выполнить содержащим шифратор и кольцевой распреде литель сигналов, причем вход кольцевого распределителя сигналов подключен ко входу имитатора сигналов ошибок, а выходы — ко входам шифратора, выходы кольцевого распредели- 15 теля сигналов и выходы шифратора соединены соответственно с первыми и вторыми выходами имитатора сигналов ошибок.

Блок анализа декодируемых сигна- 2О лов целесообразно выполнить содержащим группу элементов "Неравнозначность" и элемент ИЛИ, причем входы элементов "Неравнозначность" подключены ко входам блока анализа декодируемых сигналов, а выходы — ко входам элемента ИЛИ, выход которого соединен с выходом блока анализа декодируемых сигналов.

На фиг. 1 изображена блок-схема описываемого устройства, на фиг.2 блок-схема имитатора сигналов ошибок, предпочтительный вариант выполнения; на фиг. 3 — блок-схема блока анализа декодируемых сигналов, предпочтительный вариант выполнения. 35

Устройство (см. фиг. 1) содержит накопитель 1, блок 2 коррекции ошибок, блок 3 аналзиа ошибок, информационные выход 4 и вход 5, адресные входы 6, первый 7 и второй 8 контроль- 4О ные выходы и первы 9, второй 10, третий 11 управляющие входы устройства, блок 12 кодирования, регистр

13 слова, блок 14 анализа декодируемых сигналов, имитатор 15 сигналов ошибок, элементы И 16, коммутатор 17, выходы 18 и 19 имитатора сигналов ошибок.

Первые входы накопителя 1 соединены с адресными входами б устройства, вторые входы — с выходами блока

12 кбдирования, вхоцы которого подключены к выходам регистра 13 слова.

Первый выход блока 3 анализа ошибок соединен с первым контрольным выходом

7 устройства,первый вход и второй вы- 55 ход "- cooòâåòñòâåííî с первым и вторым входами блока 2 коррекции ошибок, выход которого и вход регистра 13 слова подключены соответственно к информационным выходу 4 и входу 5 устрой-,бО ства.Первый вход и выход блока 14 анализа" декодируем й< сигналов подключены соответственно к первому 7 и второму

8 контрольным выходам устройства.Второй вход блока 14 соединен с первым выходом имитатора 15 сигналов ошибок, вход которого связан с первым управляющим входом 9 устройства, второй выход — со вторым входом коммутатора 17, первый вход которого подключен к первым выходам элементов

И 16, а выход — ко второму входу блока 3 анализа ошибок.

Первый вход блока 3 соединен со вторым выходом элементов И 16, первый вход которых подключен к выходу накопителя 1. Второй зход элементов

И 16 и третий вход коммутатора 17 соединены соответственно со вторым

10 и третьим 11 управляющими входами устройства.

Имитатор сигналов ошибок (см. фиг. 2) имеет выходы 18 и 19 и содержит кольцевой распределитель 20 сигналов и шифратор 21. Выходы кольцевого распределителя 20 сиrналов подключены ко входам шифратора 21, а вход и выходы — соответственно ко входу 9 и первому выходу 19 имитатора сигналов ошибок (вход 9 является входом устройства). Выходы шифратора 21 соединены со вторым выходом 18 имитатора сигналов ошибок.

Блок анализа декодируемых сигналов (см.фиг.3) содержит группу элементов

Неравнозначность 22 и элементы ИЛИ 23.

If t

Выходы элементов Неравнозначность. 22 подключены ко входам элементов ИЛИ 23, а входы элементов 22 и выход элементов ИЛИ 23 — соответственно ко входам и выходу блока 14 анализа декодируемых сигналов.

Устройство работает следующим образом.

Блок 12 кодирования предназначен для формирования дополнительных (контрольных) разрядов информационного слова, записанного в регистр 13 слова.

Блоки 2 и 3 предусмотрены для обнаружения и исправления ошибок в считываемой из накопителя 1 информации.

Обнаружение ошибок осуществляется блоком 3 анализа ошибок, исправлениеблоком 2 коррекции ошибок.

Имитатор 15 сигналов ошибок служит для формирования сигналов, имитирующих неисправность накопителя 1 или элементов И 16.

Блок 14 производит анализ работоспособности блоков 2 и 3 в режиме контроля.

Рассмотрим работу запоминающего устройства, работающего с модифицированным кодом Хэмминга, построенным по следующему принципу.

Позиции разрядов

1 2 3 4 5 б 7 8 К К К К4

1 0 0 0 0 1 1 1 1

0 1 0 0 1 0 1 1

0 0 1 0 1 1 0 1

0 0 0.1 1 1 1 0

767845

Формула изобретения

В данном примере четыре дополнительных (контрольных K„ — К ) разря4 да позволяют исправить одиночную ошибку (сбой) и определить наличие двойной ошибки (сбоя).

В режиме чтения .информации из накопителя 1, блок 3 анализа ошибок анализирует считываемое слово вмесТе с дополнительными разрядами, поступакщими через коммутатор 17, и при наличии одиночной ошибки (сбоя), выдает в блок 2 коррекции ошибок управ- о лянщий сигнал, по которому производится инверсия соответствукщего разряда и последующая выдача слова на выход 4 устройства. Подключение соответствукщих входов коммутатора l5

17 осуществляется по управляющему сигналу, поступакщему по входу 10 от устройства управления (на фиг.1 не показано) .

О наличии одиночной ошибки (сбоя) эО или двойной ошибки (сбоя) блок 3 анализа ошибок "информирует" устройство управления, формируя соответствующий сигнал на контрольном выходе 7 устройства.

В случае отсутствия обращения к запоминакщему устройству или проведения операции "Запись" проводится контроль блоков 2 и 3. Процесс контроля подразделяется на несколько этапов и зависит от силы корректирующего ЗО кода.

В данном случае проверку блоков

2 и 3 можно осуществить в три этапа (этапы выполняются последовательно, в периоды отсутствия обращения к запоминающему устройству или при проведении операции "Запись" ).

Проверяется работа блоков ? и 3; в случае ошибки; при наличии одиноч- 4()

Ной ошибки если есть двойная ошибка.

В режиме контроля устройство управления запоминающим устройством закрывает элементы И 16 и формирует сигнал на входе 9, который добавляет +1 в кольцевой распределитель 20 (см.фиг.2). На выходе элементов И 16 формируется код вида 11111111 с дополнительными разрядами 1111.

Сигнал, формируемый блоком 3 анализа ошибок, указывает на отсутствие ошибок в считываемом слове.

Сигнал отсутствия ошибки поступает

И на первый вход первого элемент" Неравнозначностьн 22 (см.фиг.3), на второй вход этого же элемента прохо- 55 дит сигнал с первого выхода кольцевого распределителя 20, с выхода 19 имитатора 1S сигналов ошибок. При совпадении сигналов на выходе 8 устройства сохраняется сигнал "Не ошибка".

На следующем этапе контроля на выходе шифратора 21 (см.фиг.2) формируется код, который через коммутатор

17 поступает на вход блока 3 и имитирует одиночную ошибку (сбой).

Вид кода может быть следующий:

0111р 1000 и т.д. Блок 3 анализа ошибок формирует сигнал наличия одиночной ошибки (сбоя), который поступает на первый вход второго элемен>! lI та Неравнозначность 22, на второй вход которого поступает сигнал с выхода 19 кольцевого распределителя 20.

Таким образом контролируется правильность функционирования блоков

2 и 3, участвующих в формировании сигнала при наличии двукратной ошибки (сбоя).

Технико-экономические преимущества описываемого устройства заключаются в повышении .быстродействия запоминающего устройства за счет отсутствия потерь времени на контроль входящих в него блоков, что повышает надежность устройства, и в уменьшении аппаратурных затрат, например в три раза, по сравнению с прототипом, что существенно упрощает устройство..

1. Запоминающее устройство с ñàмоконтролем, содержащее накопитель, блок кодирования, блок анализа ошибок, блок коррекции ошибок, причем первые входы накопителя соединены с адресными входами устройства, вторые входы — с выходами блока кодирования, входы которого подключены к выходам регистра слова, первый выход блока анализа ошибок соединен с первым контрольным выходом устройства, первый вход и второй выход соединены соответственно с первым и вторым входами блока коррекции ошибок, выход которого и вход регистра слова подключены соответственно к информационным выходу и входу устройства, о тл и ч а ю щ е е с я тем, что, с целью повышения быстродействия и упрощения устройства, оно содержит блок анализа декодируемых сигналов, имитатор сигналов ошибки, коммутатор, элементы И, причем первый вход и выход блока анализа декодируеьых сигналов подключены соответственно к первому и второму контрольным выходам устройства, второй вход — к первому выходу и>итатора сигналов ошибок, вход которого соединен с первым управляющим входом устройства, второй выход — со вторым входом коммутатора, выход которого подключен ко второму входу блока анализа ошибок, первый вход — к первому выходу элементов И, второй выход которых соединен с первым входом блока анализа ошибок, а первый вход — с выходом накопителя, второй вход элементов И и третий вход коммутатора подключены соответственно ко второму и третьему управляющим входам устройства.

j„y ч" „, с1.4 т т, "7,6 7 44 5

10 фиг.2 Фиг.3

Составитель М. Зайцева

Редактор И. Грузова Техред Н. Граб Корректор М.Демчик

Заказ 7212/49 Тираж 662 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Ъ б

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

2. Устройство по п.1, о т л и ч аю щ е е с я тем, что имитатор сигналов ошибок содержит шифратор и кольценой распределитель сигналов, причем вход кольцевого распределителя сигналов подключен ко входу имитатора сигналов ошибок, а выходы — ко входам шифратора, выходы кольцевого распределителя сигналов и выходы шифратора соединены соответственно с первыми и вторыми выходами имитатора сигналов ошибок.

3. Устройство по п.1 и и. 2, о тл и ч а ю ш е е с я тем, что блок анализа декодируемых сигналов содержит группу элементов "Неравнозначность" и элемент ИЛИ, причем входы элементов Неравнозначность подклю- )

lt н чены ко входам блока анализа декодируемых сигналов, а выходы — ко входам элемента ИЛИ, выход которого соединен с выходом блока анализа декодируемых сигналов.

Источники информации, принятые во внимание при экспертизе

Экспресс-информация, серия ВТ, 1976, 9 14, с. 2.

2. Корнейчук В.И. Запоминающие устройства ЦВМ. Киев, "Техника", 1976, с. 144 (прототип) .Э