Устройство для контроля блоков памяти

 

(11)

ИЗОБРЕТЕН ИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву— (22) Заявлено 11.08.78 (21) 2658911/18-24 с присоединением заявки №вЂ” (23) Приоритет— (51) M Kil в

G 11 С 2900

Государственный квинтет

Опубликовано 23.09.80. Бюллетень ¹ 35

Дата опубликования описания 28.09.80 (53) УДК 681.327 (088.8) оо делам изобретений и открытий (72) Авторы изобретения

Г. В. Ламовнцкая и Н. В. Семаков (71) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ ПАМЯТИ

Изобретение относится к запоминающим устройствам.

Известно устройство для контроля блоков памяти, содержащее два контрольных блока памяти )1). Оно отличается низкой надежностью работы.

Наиболее близким техническим решени и к изобретению является устройство для ьонтроля блоков памяти, содержащее сумматоры по модулю два, индикаторы неисправностей, элементы И, двухвходовые сумматоры, причем входы сумматоров по модулю два подключены к входам устройства, а выходы — к соответствующим входам индикаторов неисправностей, выход каждого индикатора неисправностей соединен с управляющими входами соответствующих элементов И, другие входы которых подключены к выходам соответствующих сумматоров по модулю два, первый вход каждого двухвходового сумматора соединен с одним иэ входов устройства, а второй вход — с выходом одного из элементов И )2). Однако невозможность использования его для коди-. рования информации при записи ее в память и отсутствие средств динамической проверки исправности аппаратуры устройства снижает его надежность.

Целью изобретения является повышение надежности устройства и обеспечение кодирования информации при записи ее в память.

Достигается это тем, что устройство содержит трехвходовый сумматор и две группы последовательно соединенных двухвходовых сумматоров, причем выход каждого двухвходового сумматора, кроме последнего, сое1о динен с первым входом последующего двухвходового сумматора, первые и вторые входы первых и вторые входы двухвходовье сумматоров обеих групп подключены к выходам сумматоров по модулю два, выходы последних двухвходовых сумматоров обеих групп соединены соответственно с первым и вторым входами трехвходового сумматора, третий вход которого подключен к выходу одного из сумматоров по модулю два, первые вхо ды первых и выходы двухвходовых сумма2О торов групп и выходы трехвходового сумматора соединены с контрольными выходами устройства.

На фиг. 1 изображена блок-схема устройства, содержащая 4 двухразрядных блока памяти; на фиг. 2 — изображена схема соединения трехвходового сумматора и двух групп последовательно соединенных двухвходовых сумматоров с,выходами сумматоров по модулю два для разрядов блоког памяти Ь 5.

Устройство (см. фиг. 1) содержит сумматоры по модулю два 1 — 5, составляющие генератор кода ошибок, индикаторы неисправностей 6 — 9 и элементы И 10 — 17, составляющие двухступенчатый преобразователь кода ошибок, двухвходовые сумматоры

18 — 25, составляющие блок коррекции ошибок, первую 26 и вторую 27 группы последовательно соединенных двухвходовых сумматоров и трехвходовый сумматор 28, составляющие блок кодирования и контроля, Входы сумматоров о модулю два — 5 подключены к входам устройства, а выходы- к соответствующим входам индикаторов неисправностей 6-%. Выход каждого индикатора неисправностей 6 — 9 соединен с управляющими входами соответствующих элементов И 10 — !7, другие входы которых подключены к выходам соответствующих сумматоров по модулю два 1 — 5. Первый вход каждого двухвходового сумматора 18 — 25 соединен с одним из входов устройства, а второй вход — с выходом одного из элементов

И 10 — !7. Выходы сумматоров 18 — 25 являются выходами устройства. Первые входы первых и вторые; входы всех из двух групп

26 и 27 последовательно соединенных двухвходовых сумматоров подключены к выходам сумматоров по модулю два 1 — 5, выход каждого из последовательно соединенных двухвходовых сумматоров, кроме последнего, соединен с первым входом последующего двухвходового сумматора, а выходы последних двухвходовых сумматоров 26, 27 соединены соответственно с первым н вторым входамн сумматора 28, третий вход которого подключен к выходу одного из сумматоров по модулю два 1 — 5. Первые входы первых и выходы двухвходовых сумматоров групп 26 и 27 и выход трехвходового сумматора 28 соединены с контрольными выходами устройства.

На фиг. 2 показаны последовательно соединенные двухвходовые сумматоры первой

29 — 32 и второй 33 — 36 групп и трехвходовый сумматор 37, составляющие блок кодирования и контрвля, а также схема соединения этих сумматоров с выходами S o,(S >—

8,), (S S>) сумматоров по модулю два, составляющих генератор кода ошибок, через S< обозначен средний выход, а через (S f — S5) и (S 1 — Я ) — смежные выходы сумматоров по модулю два. Через (С 1 — С5) и (C > — С ) обозначены сигналы на контроль. ных выходах устройства.

Устройство. работает следующим образом.

Это устройство предназначено для ис. правления ошибок в N параллельных Ь-раэ уядных блоках памяти (где N b + 1 - Р

765883 а P — простое число). Генератор кода ошибок в общем случае содержит (2b + !) сумматоров по модулю два 1 — 5 (см. фиг. !)., иэ которых N имеют по (N — 1), а остальные по N входов. Первая степень преобразователя хода ошибок содержит N индикаторов неисправностей 6 — 9, а вторая ступень состоит из N групп яо Ь-элементов И 10 — 17.

Блок коррекции ошибок составлен из N групп по b-двухвходовых сумматоров 18—

25. Блок кодирования и контроля содержит

<в (b-двухвходовых сумматора, составляющих две группы 26 и 27 по {Ь вЂ” l) последовательно соединенных двухвходовых сумматоров,.

Блоки устройства соединены в соответствии с проверочной матрицей, N подматриц которой образованы циклической перестановкой (2b + 1) строк исходной подматрицы, составленной иэ двух перестановочных матриц порядка b с единицами на разных диагоналях и разряделяющей их строки из b нулей. Каждый из Nb входов устройства соото ветствует одному столбцу проверочной матрицы, каждый из (2Ь + l) сумматоров по модулю два l — 5, составляющих генератор кода ошибок, соответствует одной строке проверочной матрицы. Входы сумматоров по модулю два подключены к. входам устройства

25 в соответстветствии с положением единиц в строках проверочной матрицы. Входы каждой группы последовательно соединенных даухвходовых . сумматоров 29 — 32, 33 — 36 (см. фиг. 2), отсчитываемые с первого входа

36 первого сумматора группы, подключены к выходам сумматоров по модулю два с соответствующими порядковыми номерами, отсчитываемыми попеременно от начала одних и других смежных выходов по направлению к среднему выходу. Кодирование инд формации в режиме записи ее в память осуществляется посредством генератора кода ошибок и блока кодирования и контроля, Остальные блоки устройства в этом режиме работы не используются. При кодировании на (N — 2b) входов устройства, соответст 9 вующих разрядам информационных блоков памяти (нижние 4 входа устройства (см. фиг. 1), поступают сигналы, соответствующие информационной части кодируемого слова. На остальные 2Ь входов, соответствующие разрядам контрольных блоков памяти (верхние 4 входа устройства), подаются нули. При этом код ошибок, отображаемый сигналами на выходах генератора кода ошибок, имеет такой же вид, ках если бы в правильно закодированном слове возникли

$9 ошибки, превратившие все 2b контрольных сигнала в нули. Сигналы с выхода генератора кода ошибок подаются описанным выше образом на входы блока кодирования и контроля и вычисленные их значения сни, маются с выходов последовательных двухаходовых сумматоров групп. При кодирова,нии блок кодирования н контроля выполняе гакже функцию динамической проверки исправности цепей кодирования. На выходе

765883 рехвходового сумматора (28 на фиг. 1 и

37 на фиг..2) образуется сумма по модулю ва всех элементов кода ошибок. Так как код ошибок всегда содержит четное число единиц, то при исправном генераторе кода ошибок и блоке кодирования и контроля сиг« нал на выходе трехвходового сумматора равен нулю. Одиночные и другие ошибки в цепях кодирования приводят к появлению на этом выходе единицы.

При декодировании в режиме считывания используются все блоки устройства. При от- 1а сутствии ошибок считанные сигналы проходят на выход устройства без изменений. Если возникшие ошибки ограничены разрядами какого-либо одного блока памяти, то код ошибок симметричен относительно центра, соответствующего нулевой строке провероч- ной подматрицы этого блока памяти. Положение центра симметрии кода ошибок, полученного на выходе генератора кода ошибок, распознается индикаторами неисправностей блоков памяти. Каждый из них реагирует только на «свой» код, т. е. код с одним определенным положением центра симметрии. ,Выходной сигнал индикатора неисправности блока памяти открывает все элементы И относящейся к этому блоку памяти группы, Через них на вторые входы этой же группы ™ сумматоров, составляющих блок коррекции ошибок, подаются сигналы с Ь смежных выходов генератора кода ошибок, отсчитываемых от выхода, соответствующего центру кода ошибок. При этом, если на второй вход какого-либо двухвходового сумматора (18—

25) блока коррекции ошибок поступает единичный сигнал, что указывает на ошибочность сигнала на его первом входе, на выходе этого -сумматора образуется исправленный сигнал, обратный сигналу на первом вхо-и де. Блок кодирования и контроля при декодировании выполняет функцию проверки четности кода ошибок.

Технико-экономическое преимущество описываемого устройства заключается в том, что применение в нем блока кодирования и контроля, содержащего 2b двухвходовых сумматора, позволяет совмещать выполнение трех функций: вычисление контрольных сигналов, динамической проверки, исправяос ти цепей кодирования информации при за- 4 пнси и динамической проверки, исправности генератора кода ошибок при считывании, тогда как для раздельной реализации этих трех функций требуется второе большее число сумматоров.

3а счет сокращения числа сумматоров в предлагаемом устройстве существенно повышается его надежность при обеспечении наибольшего возможного при минимуме аппаратуры быстродействия кодирования.

Формула изобретения

Устройство для контроля блоков памяти, содержащее сумматоры по модулю два, индикаторы неисправностей, элементы И, двухвходовые сумматоры, причем входы сумматоров по модулю два подключены ко входам устройства, а выходы — к соответствующим входам индикаторов неисправностей, выход каждого индикатора неисправностей соединен с управляющими входами соответствующих элементов И, другие входы которых подключены к выходам соответствующих сумматоров по модулю два, первый вход каждого двухвходового сумматора соединен с одним из входов устройства, а второй вход — с выходом одного из элементов И, отличающееся тем, что, с целью повышения надежности, оно содержит трехвходовой сум. матор и две группы последовательно соединенных двухвходовых сумматоров, причем выход каждого двухвходового сумматора, кроме последнего, соединен с первым входом последующего двухвходового сумматора, первые и вторые входы первых и вторые входы последующих двухвходовых сумматоров обеих групп подключены к выходам сумматоров по модулю два, выходы последних двухвходовых сумматоров обеих групп соединены соответственно с первым и вторым входами трехвходового сумматора, третий вход которого подключен к выходу одного из сумматоров но модулю два, первые входы первых и выходы двухвходовых сумматоров групп и выход трехвходового сумматора соединены с контрольными выходами устройства.

Источники информации, принятые во внимание при экспертизе

1. Bossen D. С., «b-Adjacent error correction» 3M ournal of Research and Development, 1970, 14, № 4, рр. 402 — 408.

2. Авторское свидетельство СССР по заявке № 2617016, кл. G 11 С 2900, 15.05.78 (прототип)..765883

Cl

Cg

Составитель Т. Зайцева

Редактор Е. Гончар Техред К. Шуфрнч Корректор Л. Иван

Заказ 65 I BJ48 Тираж%62 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и о1 крытнй

1 l 3036, Москва, Ж вЂ” 36, Раушская наб., д. 4/6

Филиал ППП аПатент», г. У3кгород, ул. Проектная, 4