Устройство для контроля блоков памяти

 

О П И С А Н И Й 763974

ИЗОБРЕТЕНИЯ

Со|оз Советскнк

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) gl,îâîëíè Tåëüíîå к авт, сеид-ву (22)Заявлено 13 01,78 (2i) 2569465/18 24 (5I ) М. Кл.

9 11 С 29/ОО с присоединением заявки РЙ

Гооударстееннмй комитет (23) Приоритет по делам нзооретеннй н открытнй

Опубликовано 15.09.80. Бюллетень № 3@ (53) УДК 681.317 (088.8) Дата опубликования описания 18.09.80 (72) Автор изобретения

B. H. Бессмертный (7l) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ ПАМЯТИ

Изобретение относится к запоминак щим устройствам.

Известны устройства для контроля блоков памяти gljи j2$.

Одно из известных устройств содержит счетчик адресов, подключенный к блоку формирования адресов, блоку сравнения адресов и блоку анализа, коммутатор, соединенный с блоком формирования чисел, счетчик циклов, подключенный тО к блоку сравнения адресов и блоку сравнения циклов, блок формирования сигналов управления, соединенный с программным блоком и блоком управления, счетчик адресных операций, дешифратор, блок т5 сравнения количества циклов и амплитуднь-временной дискриминатор pl).

Недостатком этого устройства является то, что за цикл проверки оно может проверить только оцин блок памяти, т.е. устройство обладает ограниченной пропускной способностью за цикл проверки.

Кроме того, устройство характеризуется большими аппаратурными затратами.

Наиболее близким техническим решение м к изобретению является уст- ройство для контроля памяти, содержащее последовательно соециненные регистр адреса и дешифратор адреса, выходы которых подключень1 к одним из выходов устройства, вхоцной регистр, соединенный с блоком управления, один из входов которого подключен к выхоцу блока сравнения Qg.

Недостатком этого устройства является невысокая скорость работы, обусловленная тем, что с его помощью можно провери ь только один блок памяти за цикл.

Бель, изобретения — повышение быстродействия устройства.

Поставленная цель достигается тем, что в устройство введены группы последовательно соединенных дополнительных регистров адреса, и дешифраторов адреса, элемент ИЛИ и регистр сравнения, входы которого подключены к одним из выходов блока управления, а выл

3 76397 ход - к первому входу блока сравнения, второй вход которого соединен с выходом элемента ИЛИ, входы которого подключены к входам устройства, входы aополнительных регистров адреса соедине5 ны с другими выходами блока управления, выходы дополнительных дешифраторов адреса подключены к другим входам блока управления и другим выходам устройства. 10

На чертеже изображена структурная схема предложенного устройства (например, для двух контролируемых блоков памяти).

Устройство содержит генератор 1 тактовых импульсов, блок управления 2, регистр 3 адреса, дополнительный регистр

4 адреса, дешифратор 5 адреса, дополнительный дешифратор 6 адреса, входной

20 регистр 7. Ко входам и выходам устройства подключаются контролируемые блоки

8 и 9 памяти.

Устройство также содержит элемент

ИЛИ 10, блок сравнения 11 и регистр

12 сравнения. Входы регистра 12 подключены к одним из выходов блока управления 2, а выход — к первому входу блока 11 сравнения, второй вход которого соединен с выходом элемента

ИЛИ 10. Входы элемента ИЛИ 10 подключены к одним из входов устройства.

Вход регистра 4 соединен с другим выходом блока управления 2, а выход - со входом дешифратора 6, выход которого

35 подключен к входу блока управления 2 и выходу устройства.

Устройство работает следующим образом.

В ИСХОДНОМ СОСТОЯНИИ ВО ВХОДНОМ

40 регистре 7 подготовлена информация для записи в блоки 8 и 9 памяти. Программа работы регистра 7 в режиме

"бегущая единица или "бегущий ноль", задается блоком управления 2. Блоком

2 задается программа и для регистра

12 сравнения. Информация с входного егистра 7 поступает параллельно на входы блоков 8 и 9, но записывается только в блок, на который поступает сигнал обращения от блока управления 2.

Генератор 1 тактовых импульсов вырабатывает импульсы, которые поступают в блок управления 2 и преобразуются в импульсы частоты смены адреса, которые поступа1от на регистры 3 и 4 адреса, в импульсы обращения к проверяемым блокам 8 и 9 и в импульсы сдвига, которые поступают В регистры 7 и 12.

4 4.

При полном заполнении проверяемого блока 8 с выхода дешифратора 5 поступает сигнал в блок управления 2, котс. рый переходит в режим считывания проверяемого блока 8, в это время в другом проверяемом блоке 9 начинается запись входной информации. При полном заполнении проверяемого блока 9 сигнал заполнения с дешифратора 6 поступает в блок управления 2, при этом запись pop/ мации в блок 9 прекращается, а считывание информации будет производиться после окончания проверки блока 8.

Проверка информации при считывании происходит с помощью блока 11 сравнения, íà оВНН из входов KQToðîão поступает информация с выхода проверяемого блока, а на другой — информация с выхода регистра 12 сравнения, которая разворачивается в той последовательности, в которой она была записана в проверяемый блок.

Если при проверке испытуемого блока информация с его выхода не будет совпадать с программой выхода регистра 12 сравнения, то с блока 11 сравнения поступает сигнал ошибки на блок управления

2. При этом прекращается подача сигнала считывания, а индикаторные устройства соответствующего регистра адреса указывают адрес ошибки, индикаторные устройства соответствующего дешифратора указывают номер выхода блока, на котором информация не совпадает с эталонной. После фиксации адреса и номера выхода ошибки проверяемого блока проверка блока продолжается, Описанное устройство позволяет за один цикл проверить несколько блоков памяти одновременно, так как по окончании записи информации в один блок он переводится в режим проверки, а в это время начинается запись информации во второй проверяемый блок проверка которого начинается после окончания проверки первого блока, и т.д.

Формула изобретения

Устройство для контроля блоков памяти, содержащее последовательно соединенные регистр адреса и дешифратор адреса, выходы которых подключены к одним из выходов устройства, входной регистр, соединенный с блоком управления, один из входов которого подключен к выходу блока сравнения, о т л и ч a— ю щ е е с я тем, что, с целью повы7639 шения быстродействия устройства, оно содержит группы последовательно соединенных дополнительных регистров адреса и дешифр аторов адреса,элемент ИЛИ и регистр сравнения, входы которого подключены к одним из выходов блока управления, а выход — к пер;. вому входу блока сравнения, второй вход которого соединен с выходом алемента

ИЛИ, входы которого подключены к входам устройсгва, входы дополнительных регистров апреса соединены с другими

74 6 выхопами блока управления» выходы по полнительных дешифраторов адреса подключены к пругщч входам блока управления и пругим выходам устройства.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

% 526954, кл. G 11 С 29/00, 1975.

2. Авторское свидетельство СССР

% 351217, кл. Cj 11 С 29/00, 1972 (прототип) .

Составитель В. Рудаков

Редактор Т, Орловская Техред Т. Маточка Корректор М. Коста

Заказ 6292/45 Тираж 662 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035» Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент, г. Ужгород, ул, Проектпая, 4