Запоминающее устройство

 

(ц 769627

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 09.02.77 (21) 2450678/18-24 с присоединением заявки № (51) М, Кл.з

G IIC 11/34 л „„з бр „ий (43) публиковано 07.10.80. Бюллетень № 37 (53) УДК 681.327.67 (088.8) и открытий (45) Дата опубликования описания 07.10.80 (72) Автор изобретения

Г. И. Фурсин (71) Заявитель (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

ГосУдаРстеекиый комитет (23) Приоритет

Изобретение относится к области вычислительной техники и может быть использовано в монолитных запоминающих устройствах с большой информационной емкостью и очень малой потребляемой мощностью, время выборки которых может варьироваться в широких пределах за счет изменения напряжения низковольтного источника питания.

Основной проблемой при создании различных типов БИС запоминающих устройств является уменьшение потребляемой мощности. Эта задача в некоторой степени может быть решена двумя путями. Во-первых, можно использовать в матричном накопителе информации вместо обычных запоминающих элементов типа ТТЛ и ЭСЛ инжекционные запоминающие элементы (1 — 3). Однако достигаемое таким образом уменьшение мощности оказывается незначительным — не более, чем в несколько раз. Это связано с тем, что большую мощность потребляют схемы обрамления, содержащиеся в них блоки, и традиционные взаимосвязи между ними практически не изменяются. Во-вторых, можно использовать импульсное питание п вводить в запоминающее устройство дополнительные блоки (4 и 5). Выигрыш в мощности также не превышает 3 — 10 раз, но схемы обрамления, как правило, резко усложняются по сравнению с классическими запоминающими устройствами регистрового типа со словарной выборкой любого из слов, каждое пз которых содержит несколько разрядов (6).

Известно также запоминающее устройство, содержащее блок управления, первый и второй вход которого подключены к вхоI0 ду разрешения записи и входу выборки устройства, блок входных разрядных формирователей, первые входы которых подключены к информационным входам устройства, блок выходных разрядных формп15 рователей, первые входы которых подключены к шинам считывания матричного накопителя, а выходы — к информационным выходам устройства, и дешифратор, выходы которого подключены к словарным шинам матричного накопителя (7).

Недостатками устройства являются большая потребляемая мощность и невысокие функциональные возможности.

Целью изобретения является уменьшение потребляемой мощности и расширение области применения путем регулирования времени выборки изменением тока питания.

Поставленная цель достигается тем, что первый и второй выходы блока управления

30 соединены соответственно со вторыми вхо769627

З0

65 дами блока выходных разрядных формирователей и со вторыми входами блока входных разрядных формирователей, первый и второй выходы которых подключены к первым и вторым разрядным шинам записи матричного накопителя.

При этом блок управления содержит одновходовые инжекционные вентили, входы первого и второго вентилей подключены к первому входу блока управления, вход третьего вентиля подключен ко второму входу блока управления, выход его соединен со входами четвертого и пятого вентилей, выход первого вентиля соединен со входом шестого вентиля, выход которого соединен с выходом четвертого и со входом седьмого вентилей, выход седьмого вентиля подключен ко второму выходу блока управления, первый выход которого соединен с выходами второго и пятого вентилей.

Каждый формирователь блока входных разрядных формирователей содержит одновходовые инжекционные вентили, входы первого и второго вентилей подключены к первому входу формирователя, второй вход которого соединен со входами третьего и четвертого вентилей, выход третьего вентиля подключен к выходу второго вентиля и ко второму выходу формирователя, выход четвертого вентиля подключен к первому выходу формирователя и к выходу пятого вентиля, вход которого соединен с выходом первого вентиля.

Каждый формирователь блока выходных разрядных формирователей содержит двухвходовый инжекционный вентиль И вЂ” НЕ, первый и второй входы которого соединены соответственно с первым и вторым входами формирователя, выход вентиля соединен с выходом формирователя.

Матричный накопитель выполнен на запоминающих элементах, содержащих двухвходовые инжекционные вентили И вЂ” HE, выход каждого запоминающего элемента соединен с шиной считывания и подключен к выходу первого вентиля, первый вход которого — к выходу второго вентиля и к первому входу третьего вентиля, выход которого соединен с первым входом второго вентиля, второй вход которого соединен с выходом четвертого вентиля, первый вход которого соединен со вторым входом первого вентиля, с первым входом пятого вентиля и с третьим входом запоминающего элемента, выход пятого вентиля соединен со вторым входом третьего вентиля, вторые входы четвертого и пятого вентилей подключены соответственно к первому и второму входам запоминающего элемента, а первый и второй входы каждого запоминающего элемента соединены соответственно с первой и второй разрядными шинами записи, третий вход соединен со словарной шиной.

Дешифратор выполнен на одновходовых инжекционных вентилях и инверторах, входы которых соединены со входами одних пн>кекционных вентилей и с соответствующими входами дешифратора, а выходы — со входами других инжекционных вентилей, выходы инжекционных вентилей соединены с соответствующими выходами дешифратор а.

На фиг. 1 показана структурная схема запоминающего устройства; на фиг 2— схема блока управления; на фиг. 3 — схема блока входных разрядных формирователей; на фиг. 4 — схема блока выходных разрядных формирователей; на фиг. 5— схема запоминающего элемента; на фиг.

6 — схема дешифратора; на фиг. 7 — инжекционные вентили (а) и их эквивалентная электрическая схема (б — r).

Предлагаемое регистровое запоминающее устройство со словарной выборкой содержит блок управления 1, блок 2 входных разрядных формирователей 3, блок 4 выходных разрядных формирователей 5, матричный накопитель 6, дешифратор 7, информационные входы 8, информационные выходы 9, адресные входы 10, вход разрешения записи 11, вход выборки устройства 12 (фиг. 1).

Первый и второй входы блока 1 подключены к входам 11 и 12 устройства. Первые входы формирователей 3 в блоке 2 подключены к входам 8 устройства. Первые входы формирователей 5 в блоке 4 подключены к шинам считывания 13 накопителя 6, а выходы — к выходам 9 устройства. Выходы дешифратора 7 подключены к словарным шинам 14 накопителя 6, а входы — к входам 10 устройства.

Первый и второй выходы блока 1 соединены соответственно со вторыми входами формирователей 5 в блоке 4 с помощью первой шины управления 15 и со вторыми входами формирователей 3 в блоке 2 с помощью второй шины управления 16. Первый и второй выходы формирователей 3 подключены соответственно к первой разрядной шине записи 17 и ко второй разрядной шине записи 18 запоминающих элементов 19.

Все блоки в запоминающем устройстве, матричный накопитель информации и дешифратор выполнены на инжекционных вентилях с входными диодами Шоттки, допускающими объединение их входов и позволяющими реализовывать логические функции в наиболее гибком и удобном для разработчиков базисе И вЂ” ИЛИ вЂ” НЕ. При этом указанные одновходовые вентили выполняют функцию инвертора, т. е. реализуют логическую функцию НЕ, а двухвходовые и многовходовые вентили реализуют логическую функцию И вЂ” НЕ без проводного объединения коллекторов переключающих и — р — n-транзисторов (либо стоков полевых и-канальных транзисторов) и ло769627 гическую функцию И вЂ” ИЛИ вЂ” HE прп объединении коллекторов.

Блок управления содержит семь одновходовых инжекционных вентилей (фиг. 2).

Входы первого 20 и второго 21 вентилей подключены к первому входу 11 блока управления. Вход третьего вентиля 22 подключен ко второму входу 12 блока управления, выход его соединен со входами четвертого 23 и пятого 24 вентилей. Выход первого вентиля 20 соединен со входом шестого вентиля 25, выход которого соединен с выходом четвертого 23 и со входом седьмого 26 вентилей. Выход седьмого вентиля подключен ко второму выходу 16 шины управления, первый выход которой соединен с выходами второго 21 и пятого 24 вентилей.

Каждый формирователь 3 блока 2 входных разрядных формирователей содержит пять одновходовых инжекционных вентилей (фиг. 3). Входы первого 27 и второго 28 вентилей подключены к первому входу 8 формирователя 3, второй вход которого соединен со входами третьего 29 и четвертого

30 вентилей. Выход третьего вентиля подключен к выходу второго 28 вентиля и ко второй шине 18 формирователя. Выход четвертого вентиля 30 подключен к первой шине 17 формирователя 3 и к выходу пятого вентиля 31, вход которого соединен с выходом первого вентиля 27.

Каждый формирователь 5 блока 4 выходных разрядных формирователей содержит один двухвходовый инжекциоцный вентиль И вЂ” НЕ, первый и второй входы «оторого соединены соответственно с первым и вторым входами формирователя 5. Выход вентиля соединен с выходом формирователя 5 (фиг. 4).

Матричный накопитель информации 6 выполнен на запоминающих пяти элементах

19, содержащих двухвходовые инжекционные вентили И вЂ” НЕ (фиг. 5). Выход каждого запоминающего элемента соединен с шиной считывания 13 и подключен к выходу первого вентиля 32, первый вход которого — к выходу второго вентиля 33 и к первому входу третьего вентиля 34, выход которого соединен с первым входом второго

33 вентиля, второй вход которого соединен с выходом четвертого 35 вентиля, первый вход которого соединен со вторым входом первого вентиля 32, с первым входом пятого вентиля 36 и с третьим входом запоминающего элемента. Выход пятого вентиля

36 соединен со вторым входом третьего вентиля 34, вторые входы четвертого 35 и пятого 36 вентилей подключены соответственно к первому и второму входам запоминающего элемента, а первый и второй входы каждого запоминающего элемента соединены соответственно с первой и второй разрядными шинами записи 17 и 18, третий вход соединен со словарной шиной 14.

2 зо зб

Дешифратор 7 выполнен на одновходовых инжекционных вентилях 37 и 38 н инверторах 39, входы которых соединены со входами инжекционных вентилей 37 и с соответствующими входами 20 дешнфратора, а выходы — со входами пнжекционных вентилей 38 (фиг. 6). Выходы вентилей 37 и

38 соединены с соответствующими шинами

14 дсшифратора 7. Выходы дешпфратора 7 соединены с выходами вентилей 37 и 38 в последовательности, обеспечивающей полный перебор прямых и инверсных значений двоичных сигналов на входах дешифратора 7, соединенных с адресными входами 10 запоминающего устройства.

Взаимосвязи между блоками предлагаемого запоминающего устройства и между вентилями позволяют исключить словарные формирователи уровня, усилители записи, усилители считывания, входные и выходные усилители. При этом непосредственно связанные между собой пнжекционные вентили фактически выполняют лишь логические функции и дают возможность использовать для питания всего запоминающего устройства единственный низковольтный источник питания напряжением 0,5 — 0,9 В, что обеспечивает существенное уменьшение потребляемой мощности (от 3 — 10 раз до 10 — 10 раз) и расширение области применения монолитных запоминающих устройств.

Предлагаемое запоминающее устройство работает следующим образом (см. фпг. 3).

На эмпттер токозадающего р — n — р-транзистора подается положительное напряжеиие питания относительно его базы. Например, эмиттер и база токозадающего транзистора выполняются общими для всей интегральной схемы запоминающего устройства, база токозадающего р — и — р-транзистора совмещена с общим эмиттером переключающих и — р — и-транзисторов. Тогда база токозадающего транзистора заземляется, а на его эмиттер подается напряжение питания, обеспечивающее требуемые потребляемую мощность и время выборки за счет установления требуемой величины тока питания (который в предлагаемом запоминающем устройстве может изменяться извне в широком интервале значений от долей микроампер до сотен миллиампер).

Перезапись информации невозможна при наличии хотя бы одного логического «О» на входе разрешения записи 11 или на входе выборки устройства 12. Прп этом на информационных выходах 9 запоминающего устройства будет логическая «1» (логпческому

«О» соответствует положительное входное напряжение е более 0,2 — 0,3 В, логической

«1» соответствует положительное входное напряжение не менее 0,4 — 0,5В). В случае выбранного кристалла запоминающего устройства, когда на вход 12 подана логическая::1», для считывания информации на вход 11 подается логический «О», при этом

769627 на выходах 9 запоминающего устройства (независимо от логических уровней на информационных входах 8) появляются двоичные сигналы, соответствующие информации, записанной в запоминающих элементах выбранного слова матричного накопителя. Номер этого слова определяется комбинацией двоичных сигналов на адресных входах 10.

При подаче логических «1» на оба входа 11 и 12 в разрядах выбранного слова осуществляется запись информации, соответствующей наличию двоичных сигналов на входах 8 запоминающего устройства. На выходах 9 при этом появится логическая

«1». Предлагаемая схема запоминающего устройства в сочетании с рассмотренным законом ее функционирования позволяет осуществлять наращивание емкости ЗУ за счет увеличения либо числа слов, либо числа разрядов, либо того и другого вместе.

Например, для увеличения длины слова (числа разрядов) у разных кристаллов предлагаемого запоминающего устройства объединяются по отдельности входы 10, 11 и 12.

Входные диоды Шоттки в предлагаемом запоминающем устройстве могут изготавливаться с раздельными катодами и общим анодом в высо коом ной базовой области р-типа переключающего транзистора. Этот вариант позволяет обеспечить более высокую функциональную плотность и, следовательно, меньшие размеры запоминающего устройства, чем при втором возможном варианте изготовления. В последнем случае отдельные диоды Шоттки изготавливаются изолированными с раздельными анодами в высокоомной коллекторной области п-типа переключающего n — р — n-транзистора, в которой формируется также омический контакт вывод от катода диода Шоттки (1 — 3).

B качестве переключающих транзисторов могут использоваться совмещенные с токозадающим р — n — р-транзистором биполярные n — p — п-транзисторы (фиг. 7,б), либо полевые п-канальные транзисторы с управляющим р — и-переходом (фиг. 7, в). Указанная технология позволяет реализовать предлагаемое запоминающее устройство с помощью 4 — 6 фотошаблонов. При этом, несмотря на наличие единственного низковольтного источника питания (с E=0,6—

0,9 B), схема ЗУ полностью согласуется по уровням входных и выходных сигналов с обычными ТТЛ-схемами.

Запоминающее устройство емкостью 16р

Х4 бит (т. е. содержащее 16 четырехразрядных слов) размещается в 16-выводном корпусе и имеет четыре адресных входа и по четыре информационных входа и выхода. Запоминающее устройство емкостью

256 бит при организации 16 слов по 16 разрядов размещается в 40-выводном корпусе.

Такое ЗУ может быть реализовано на кри5

25.

55 б0

65 сталлс с площадью активной части около

3,5 мм . Прп потрсбляемой мощности около

100 — 300 мВт время выборки адреса и время считывания лс кпт в пределах 10 — 20 нс.

Изготовление токозадающих и переключающих транзисторов раздельными (несовмещенными) при подаче опорного напряжения на базу р — и — р-транзистора (фпг. 7,г)

V»,— 0 5 —:1 B и при соответствующем увеличении напряжения питания обеспечивает уменьшение времени выборки и считывания до 1 — 3 нс.

Работоспособность предлагаемого ЗУ сохраняется при уменьшении общего тока питания на несколько порядков, например до

1 мкА. В последнем случае время считывания составляет около 150 мкс. Перечисленные особенности расширяют функциональные возможности и область применения предлагаемого ЗУ, время выборки которого может изменяться за счет изменения тока питания, а также представляют большой практический интерес для его применения в энергонезависимых субсистемах памяти с резервным источником питания 0,5 В, например в космической аппаратуре. Предлагаемое запоминающее устройство перспективно также для применения на одном кристалле в составе 16- и 32-разрядных микропроцессоров, изготавливаемых по указанной выше технологии и питаемых от единого низковольтного источника.

Формула изобретения

1. Запоминающее устройство, содержащее блок управления, первый и второй входы которого подключены к входу разрешения записи и входу выборки устройства, блок входных разрядных формирователей, первые входы которых подключены к информационным входам устройства, блок выходных разрядных формирователей, первые входы которых подключены к шинам считывания матричного накопителя, а выходы — к информационным выходам устройства, и дешифратор, выходы которого подключены к словарным шинам матричного накопителя, отл и ч а ю ще е с я тем, что, с целью уменьшения потребляемой мощности и расширения области применения путем регулирования времени выборки, первый и второй выходы блока управления соединены соответственно со вторыми входами блока выходных разрядных формирователей и со вторыми входами блока входных разрядных формирователей, первый и второй выходы которых подключены к первым и вторым разрядным шинам записи матричного накопителя.

2. Запоминающее устройство по п, 1, отличающееся тем, что блок управления содержит одновходовые инжекционные вентили, входы первого и второго вентилей подключены к первому входу блока управ769627

10 ления, вход третьего вентиля подключен ко второму входу блока управления, выход его соединен со входами четвертого и пятого вентилей, выход первого вентиля соединен со входом шестого вентиля, выход которого соединен с выходом четвертого и со входом седьмого вентилей, выход седьмого вентиля подключен ко второму выходу блока управления, первый выход которого соединен с выходами второго и пятого вентилей. 1О

3. Запоминающее устройство по п. 1, отл и ч а ю щ е е с я тем, что формирователь блока входных разрядных формирователей содержит одновходовые инжекционные вентили, входы первого и второго из которых 1 подключены к первому входу формирователя, второй вход которого соединен со входами третьего и четвертого вентилей, выход третьего вентиля подключен к выходу второго вентиля и ко второму выходу формирователя, выход четвертого вентиля подключен к первому выходу формирователя и к выходу пятого вентиля, вход которого соединен с выходом первого вентиля.

4. Запоминающее устройство по п. 1, о т л и ч а ю щ е е с я тем, что формирователь блока выходных разрядных формирователей содержит двухвходовый инжекционный вентиль И вЂ” HE, первый и второй входы которого соединены соответственно с первым ЗО и вторым входами формирователя, выход вентиля соединен с выходом формирователя.

5. Запоминающее устройство п. 1, отл ич а ю щ е е с я тем, что матричный накопитель выполнен на запоминающих элементах, содержащих двухвходовые инжекционные вентили И вЂ” НЕ, выход каждого запоминающего элемента соединен с шиной. считывания и подключен к выходу первого 4р вентиля, первый вход которого — к выходу второго вентиля, и к первому входу третьего вентиля, выход которого соединен с первым входом второго вентиля, второй вход которого соединен с выходом четвертого 45 вентиля, первый вход которого соединен со вторым входом первого вентиля, с первым входом пятого вентиля и с третьим входом запоминающего элемента, выход пятого вентиля соединен со вторым входом третьего вентиля, вторые входы четвертого и пятого вентилей подключены соответственно к первому и второму входам запоминающего элемента, а первый и второй входы каждого запоминающего элемента соединены соответственно с первой и второй разрядными шинами записи, третий вход соединен со словарной шиной.

6. Запоминающее устройство по п. 1, отл и ч а ю щ е е с я тем, что дешифратор выполнен на одновходовых инжекционных вентилях и инверторах, входы которых соединены со входами одних инжекционных вентилей и с соответствующими входами дешифратора, а выходы — со входами других инжекционных вентилей, выходы инжекционных вентилей соединены с соответствующими выходами дешифратора.

Источники информации, принятые во внимание при экспертизе

1. Безбородников Б. A., Орлов Б. В., Фурсин Г. И., Щетинин Ю. И. «Электронная промышленность», вып. 3 (63); 1978, с. 23 — 43.

2. Кочеров В. Ф., Фурсин Г. И. Автоматика и вычислительная техника, 1972, вып. 5, с. 94 — 96.

3. Герсбах Д. — «Электроника», 1974, Том 47, вып. 9, с. 59 — 65.

4. Шебанин П. В., Тюхин А. А. и Томов В. И. Интегральные функциональные узлы для запоминающих устройств. М., «Сов. радио», 1976, с. 41.

5. Фурсин Г. И. Функциональные микроэлектронные устройства и их элементы.

Таганрог, «ТРТИ», вып. 4, 1977, с. 76 — 88.

6. Фурсин Г. И. — «Микроэлектроника», АН СССР, 1977, том. 6, вып. 6, с. 108 — 126.

7. Н 1. Shino, Т. Yoshida — «Oni Beview», 1972, том 39, вып. 2, с. 77 — 83, с. 79, рис. 5 (прототип).

769627

- — a8

Диг 7а! ! ! î

Щiг. 7К

ah то иг. 7Р аЮ

Фиг 7г

Щ г 5

Составитель Ю. Ушаков

Техред А. Камышникова Корректор Т. Трушкина

Редактор О. Филиппова

Типография, пр. Сапунова, 2

Заказ 1998/7 Изд. № 496 Тираж 673 Подписное

НПО «Поиск» Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5