Полупроводниковое запоминающее устройство
Союз Соватсеюх
Соцналистнмесиих
Республик
«»654197
Б!1 1- Б (61) Дополнительный к патенту (22) Заявлено 29. 06. 7 3 (21) 1935340/18-24 (23) Приоритет - (32) 30. 06.72 (31) 267805 (>> США
Опубликовано 25. 03.79,Бюллетень №11
Дата опубликования описания28.03.79 (51) М. Кл.
Э 11 С ll/34 (3 11 С 7/00
Ганударствннный ноинтйт
СССР нн днлнм нзобретвннй н открытий (53) УДК 68 1. 32 7., 66 (088. 8) Иностранцы
Вильям К. Гоффман (США) и Альберт -Инлун Као
{Китай) Иностранная фирма Интернэшнл Бизнес Машинэ Корпорейшн
{США) (72) Авторы изобретения (71) Заявитель (54) ПОЛУПРОВОДНИКОВОЕ ЗАПОМИНАЮИ(ЕЕ УСТРОЙСТВО
Изобретение относится к области вычислительной техники и может быть нспользовано в полупроводниковых интег ральных запоминаюших устройствах на оцнотранзисторных элементах памяти. 5
Известны полупроводниковые запоминаюшие устройства с произвольной выборкой на однотранзисторных элементах памяти, которые расположены рядами и (О. колонками и выбираются словарными шинами, расположенными перпендикулярно к разрядным шинам (11.
Известны также полупроводниковые запоминаюшие устройства, в которых сло- !5 варные шины подключаются к адресному дешифратору, а разрядные шины - к усилителям считывания (2) .
Недостатком этих устройств является шум в матрице запоминаюших элементов, хО что не позволяет присоединять большое количество элементов к шинам, а следовательно, и увеличить информационную ,,емкость устройства.
Для того, чтобы уменьшить этот шум, необходимо невыбранные числовые шины подсоелинить к шине опорного потенциала через переключатель низкого сопротивления.
Наиболее близким техническим решением к изобретению является полупроводниковое запоминаюшее устройство, содержащее матрицу однотранзисторных элементов памяти, разрядные шины которой подключены к усилителям считывания записи, начала числовых шин - к адресному дешифратору, и шину опорного потенциала (3), Недостатком этого устройства являеъся то, что в связи с уменьшением размера элементов памяти становится неэффективным подключение дешифратора и переключателей низкого сопротивления к одному концу числовой шины, так как незначительно уменьшает шум. Кроме того, усложнение дешшнфратора и введение дополнительных переключателей уменьшает относительную информационную емкость
6541,устройства, так квк требует дополнитель ной площади кристалла.
Целью изобретения является повышение информационной емкости н помехоустой ьчвости полулроводникового запоминаю- щегс устройства.
Поставленная цель достигается тем, что в полупроводниковое запоминающее устройство, содержащее матрицу элементов памяти, разрядные шины которой под- тО
ы:ючены к усилителям считывания зелиси, начала числовых шин — к адресному дешифретору, и шину опорного потенциала, введены общий ключ, источник восстанавливающего напряжения и две дополнитель- 15 ных ключа для каждой числовой шины, источник восстанавливающего напряжения через общий ключ подключен ко входу первого и одному из выходов второго дополнительных ключей, вход второго и один 0 из выходов первого дополнительных ключей подключены к концу соответствующей числовой шины, другие выходы дополнительных ключей соединены с шиной опорного потенциале. 25
Подключение дополнительных ключей к концу числовой шины позволяет получить большую гибкость при размещении устройстве не полупроводниковой пластине, сохранить минимальный шаг между числовыми шинами и исключить дополнительные связи между адресным дешифрвтором и дополнительными ключами, что, в конечном счете, ведет к снижению уровня шума в матрице и повышению информационной емкости устройства.
На фиг. 1 представлена электрическая схема полупроводникового звпомина щего устройства; не фиг. 2 — временная диаграмма работы; на фиг. 3 - вариант раз- 40 мешения устройства на кристалле.
Полупроводниковое запоминающее устройство содержит матрицу 1 элементов памяти 2, каждый из которых состоит из транзистора и конденсаторе. Затворы 45 транзисторов соединены с соответствуючис IQBbIMH шинвмн 3, B ctoKH - c соответствующими разрядными шинами 4, которые подключены к усилителям 5 считывания запись, одновременно разрядные шины подключены к элементам 6 согласования, которые могут быть выведены.
Начала числовых шин 3 подключены к еиресцому дешифретору 7, который не выходе содержит коммутирующие трвнзисто- 55 ры 8, затвор !Э которых соединены с выходами потенциального декодера 10, истоки 11 соединены с выходами имнуль97 4 оного декодера (на схеме не показан), в стоки - с выходами адресного дешифратора 7 и, следовательно, с соответствующими числовыми шинами 3, Конец каждой числовой шины 3 подключен к одному из выходов первого дополнительного ключа 12 и входу второго дополнительного ключа 13, Входы всех первых
12 н выходы всех вторых 13 дополнительных ключей обьединены в узел 14 и через обтций ключ 1 5 подключены к источнику 16 восстанавливающего напряжения, на вход 17 общего ключа 15 подают импульс восстановления. Устройство содержит также шину опорного потенциала, общеизвестную для подобных устройств.
Устройство работает в соответствии с временной диаграммой, приведенной на фиг. 2.
В момент времени tII на вход 17 общего ключа 15 поступает импульс восстановления, чтобы предварительно зарядить узел 14 для включения каждого первого дополнительного ключа 12 и подключения каждой числовой шины 3 к шине общего потенциала. В момент времени t îò потенциального декодера 10 на затворы 9 коммутирующих транзисторов 8 адресного дешифратора 7 поступает сигнал разрешения, а импульс восстановления выключается. В момент времени 1 на исток
11 соответствующего коммутирующего транзистора 8 подается импульс адреса, в результате чего соответствующий транзистор 8 открывается и импульс строба адреса поступает на соответствующую числовую шину 3 и вход второго дополнительного ключа 13, который включается и разряжает узел 14, что приводит к включению первых дополнительных ключей
12 и повышению входного сопротивления соответствующей числовой шины 3.
Невыбрвнные числовые шины 3 остаются при этом подключенными к шине опорного потенциала через соответствующие коммутирующие транзисторы 8.
При записи "единицы" на разрядную шину 4 от усилителя считыввния записи
5 одновременно подается импульс записи, что приводит к открытию транзистора элемента памяти 2 и заряду конденсатора. При записи нуля импульс записи не подеется, и элемент памяти разряжается на разрядную шину 4. Запись заканчивается в момент времени 13включением импульса записи.
При чтении сигнал на разрядной шине
4 усиливается усилителем считывании
654 J 97 записи 5. цикл обрашения к памяти за,канчивается в момент времени t с окончанием сигнала разрешения адреса на зат- ворах 9 коммутируюших транзисторов 8.
Затем, в момент времени t Предлагаемое полупроводниковое запс минаюшее устройство обеспечивает равномерное и эффективное использование поверхности кристалла, на котором оно размешается, и одинаковый шаг р как матрицы 1 однотранзисторных элементов памяти, так и дешифратора и дополнительных ключей с источником восстанавпиваюшего напряжения и обшим ключом 1$ (см.фиг. 3). При этом не требуетсявнутренних связей между дешифратором 7 и дополнительными ключами 12, 13 и обшим ключом 15, а внешние связи выполняются по периферии кристалла. При использовании данного изобретения наблюдается повышение информационной емкости устройства на 20% и значительное снижение уровня помех и шума. формула изобретения Полупроводниковое запоминаюшее устройство, содержашее матрицу элементов памяти, разрядные шины которой подклю f чены к усилителям считывания записи, начала числовых шин — к адресному дешифратору, и шину опорного потенциала, отличаюшееся тем, что,с целью повышения информационной емкости и помехоустойчивости устройства, оно содержит обаяний ключ, источник восстанавливаюшего напряжения и два дополнительных ключа для каждой числовой шины, источ ик восстанавливаюшего напряжения через обший ключ подключен ко входу первого и одному из выходов второго дополнительных ключей, вход второго и один из выходов первого дополнитель ных ключей подключены к концу соответствуюшей числовой шины, другие выходы дополнительных ключей соединены с шиной опорного потенпиала. Источники информации, принятые во внимание при экспертизе 1. Патент США No 3387286, кл. 340-173, 1968. 2. Патент Швейцарии М 529419, кл. б 11 С 7/06, 1972. 3. Патент США No 3510856, кл. 340-173, 1970. 6541е7 Зосстано5ление 17 1 1 3 @us.2 Фие. Ю Редактор О. Стенина Заказ 1348/48 Тираж 680 Подписное ЦНИИПИ Государственного комитета СССР до делам изобретений и открытий 113035, Москва, Ж 35, Раушская наб„д. 4/5 Филиал ППП Патент", r. Ужгород, ул. Проектная, 4 Afpeg 9 Импульс адрев! 3пписо 4 Чаянием Составитель Ю. Ушаков Техред М. Петко Корректор П. Макаревич 
