Аналоговое запоминающее устройство

 

О П И С А Н И Е (1ц769637

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (б1) Дополнительное к авт. свид-ву (22) Заявлено 29.12.78 (21) 2703538(18-24 с присоединением заявки Ке (23) Приоритет (51) М. К..

С 11С 27/00

Государственный комитет (43) Опубликовано 07.10.80. Бюллетень ЛЪ 37 (53) УДК 681,327.66 (088.8) по делам изобретений и открытий (45) Дата опубликования описания 07.10.80 (72) Автор изобретения

С. А. Богатырев (71) Заявитель (54) АНАЛОГОВОЕ ЗАПОМИНАЮЩЕЕ УСТРОИСТВО

Изобретение относится к аналоговой вычислительной технике, и может быть использовано в специализированных аналоговых вычислителях, контурах самонастройки, адаптивных системах, а также различных гибридных аналого-цифровых системах и преобразователях, контрольно-измерительных системах различного назначения.

Известно устройство аналоговой памяти (1), в котором используются элементы памяти и корректирующие цепи.

Недостатком известного устройства является низкая точность работы.

Наиболее близким из известных по технической сущности к изобретению является аналоговое ЗУ (2), содержащее элемент памяти и корректирующую цепь, имеющую генератор, формирователь импульсов опроса и триггер, выход которого подключен ко входу управления. В этом устройстве корректирующая цепь имеет широтно-импульсный модулятор, формирующий импульсы, относительная длительность которых пропорциональна подаваемому на его вход напряжению. Эти импульсы запускают генератор, фаза выходного сигнала которого в момент окончания импульса модулятора фиксируется с помощью формирователя импульсов опроса триггером. Узел управления формирует корректирующий сигнал с постоянной амплитудой и полярностью, определяемой состоянием триггера. В результате этого на выходе элемента памаяти устанавливается и поддерживается неограниб ченно долго напряжение, соответствующее определенному количеству импульсов генератора.

Недостатком известного устройства является низкая точность работы, так как обеспечение высокой точности широтно-импульсного модулятора и управляемого генератора представляет собой достаточно сложную техническую задачу. Кроме того, релейность характеристики корректирую1,; щей цепи приводит к тому, что процессы в системе элемент памяти — корректирующая цепь носят автоколебательный характер.

Кроме того, узел управления воздействует на элемент памяти постоянно, что также снижает точность работы устройства.

Цель изобретения — повышение точности работы аналогового ЗУ.

Поставленная цель достигается тем, что в аналоговое ЗУ, содержащее элемент памяти, вход которого соединен с выходом коммутатора, выход элемента памяти подключен к выходу устройства, вход которого соединен с одним из входов коммутатора, блок управления, первый вход которого со®0 единен с одним из выходов триггера, фор769637

Т„, = т 1/4))Т„ мирователь импульсов и генератор опорных импульсов, введены двухтактный интегратор, источник эталонного напряжения н делитель частоты, вход которого соединен с выходом генератора опорных импульсов, со вторым входом блока управления и с одним из входов триггера. Выход делителя частоты подключен к первому входу двухтактного интегратора, второй вход которого соединен с выходом элемента памяти.

Третий вход двухтактного интегратора подключен к выходу источника эталонного напряжения, а выход — ко входу формирователя импульсов, выход которого подсоединен к другому входу триггера и к третьему входу блока управления, выход которого соединен с другим входом коммутатора.

Блок управления содержит последовательно соединенные переключатель и первый ключ, два источника разнополярного напряжения, выходы которых соответственно соединены со входами переключателя, последовательно включенные первую интегрирующую цепочку, второй и третий ключи, последовательно включенные вторую интегрирующую цепочку и четвертый ключ и элемент НЕ, вход которого соединен с первым входом блока управления и управляющим входом четвертого ключа. Выход элемента НЕ соединен с управляющим входом второго ключа, выход которого соединен с выходом четвертого ключа. Управляющие входы первого ключа и переключателя соответственно соединены со вторым и третьим вхс„-ами блока управления, выход которого подсоединен к выходу третьего ключа.

На фпг. 1 изображена функциональная схема предложенного устройства; на фиг.

2 — функциональная схема блока управления.

Устройство содержит элемент памяти 1, двухтактный интегратор 2 со входами 3 — 5 и выходом 6, источник эталонного напряжения 7, делитель частоты 8, генератор опорный импульсов 9, формирователь импульсов

10, триггер 11, блок управления 12 со входами 13 — 15 и коммутатор 16.

Блок управления содержит источники разнополярного напряжения 17 и 18, переключатель 19, ключи 20 — 23, интегрирующие цепочки 24 и 25 и элемент НЕ 26.

Работа устройства складывается из двух этапов.

На первом этапе (выборки) коммутатор

16 подключает напряженные, подлежащее запоминанию, ко входу элемента памяти 1.

На втором этапе (хранения) коммутатор

16 подключает к элементу памяти 1 выход блока управления 12. На этом этапе устройство раобтает следующим образом.

Опорные импульсы, имеющие длительность

Т и период следования 2Т, с выхода генератора 9 подаются на вход делителя частоты 8, который формирует на выходе последовательность импульсов, длительность

)О

)5

25 з) 5

65 которых Т8=п Тд, а период следования

2T8 (n — коэффициент деления делителя частоты 8) .

Импульс с делителя частоты 8 появляется в момент времени t и поступает на вход 5 интегратора 2.

Интегратор 2 работает таким образом, что он запускает формирователь импульсов

10 в момент t<, для которого выполняется условие

t4 — t, Ò„, Т, э где T „, — промежуток времени от момента окончания имплуьса делителя частоты 8 до момента 4;

UI, — напряжение на выходе элемента памяти 1 в интервале времени (/ь tQ), U,„ — эталонное напряжение, подаваемое на вход 4 интегратора 2 с источником эталонного напряжения 7.

В результате этого на выходе формирователя импульсов 10 в момент 1, появляется импульс, длительность Т)о которого постоянна. Этот импульс поступает на вход триггера 11 и устанавливает его в состояние логической «1», если в этот момент на другом его входе — высокий уровень напряжения, или состояние логического «О» в противном случае. Опорные импульсы генератора 9, импульс формирователя 10 и сигнал с вы-хода триггера 11 поступают на блок управления 12. Блок управления 12 вырабатывает импульс коррекции, длительность которого постоянна и равна длительности импульса формирователя 10, а амплитуда U> и полярность являются функцией относительного сдвига по времени т переднего фронта импульса формирователя 10 (момент времени t,) и ближайшего предшествующего начала периода последовательности импульсов генератора 9 (момент времени (з), т. е. 4 2

2 Тэ

Эта функциональная зависимость выражается системой уравнений

J К(0,25 — -.), при 0((0,5, (К(0,75 — -.), при 0,5 (-, (1, где К вЂ” постоянный коэффициент.

Импульс коррекции с блока управления

12, поступая на вход элемента .памяти 1, изменяет его выходное напряжение 1 на величину AU>. Коэффициент К и длительность импульса коррекции Тщ устанавливаются такими, чтобы новое значение Т„, в следующем цикле работы удовлетворяло условиям где и — целое положительное число, U/T „, — Т„,/(1/4Т,, 769637

m

=U, При этих условиях устройство имеет положение равновесия, которым соответствуют напряжения UI на выходе элемента памяти 1 такие, что т m+ — Т9

Us — >э — э .т я и.

Таким образом, равновесные значения напряжения на выходе элемента памяти 1 не зависят от стабильности работы генератора 9.

Блок управления 12 работает следующим образом, В исходном положении, т. е. в начале цикла ключ 20 замкнут, а на управляющий вход сдвоенного переключателя 19 подается импульсная последовательность опорных импульсов. В результате ко входам интегрирующих цепочек 24 и 25 попеременно с частотой f9 подключаются источники разнополярного напряжения 17 и 18. Если постоянные времени интегрирующих цепочек 24 и

25 меньше периода импульсной последовательности опорных импульсов, то на выходах интегрирующих цепей 24 и 25 будут переменные напряжения треугольной формы.

В момент времени 4 на вход 15 блока управления приходит импульс формирователя

10, размыкающий ключ 20 и замыкающий ключ 22. При этом на входе 13 устанавливается логическая «1», соответствующая высокому уровню напряжения на входе 14 в момент времени t<

B результате этого ключ 23 замкнут, а ключ 21 разомкнут, и на выходе блока управления в течение времени Т» постоянное напряжение, величина которого соответствует величине напряжения U на выходе интегрирующей цепи 25 в момент времени t<. Если допустить, что напряжение на выходах интегрирующих цепей 24 и 25 изменяется в течение периода

J — К/0, 25 — /, при 0«(0,5, К/0,75 — -./, при 0,5((1

J К/0,25 — /, при 0((0,5, 1 — К/0,75 — /, при 0,5((1, то при 0(т(0,5 к выходу блока управления подключается выход интегрирующей цепи 25, а при 0,5(т(1 — выход интегрирующей цепи 24, можно заключить, что напряжение на выходе будет равно

J К/0,25 —;/, при 0«(0,5, К/0,75 — -./, при 0,5< (1.

Использование в устройстве аналоговой памяти двухтактного интегратора, на точности работы которого не сказываются медленные вариации частоты генератора и эквивалентной постоянной времени, повышает точность работы устройства.

Кроме того, благодаря тому, что в устройстве используется узел коррекции, вырабатывающий корректирующий сигнал, пропорциональный отклонению напряжения на выходе элемента памяти от равновесного, и устранены автоколебания в системе элемент памяти — корректирующая цепь, также повышается точность работы устройства.

Формула изобретения

1. Аналоговое запоминающее устройство, содержащее элемент памяти, вход которого соединен с выходом коммутатора, выход элемента памяти подключен к выходу устройства, вход которого соединен с одним из входов коммутатора, блок управления, первый вход которого соединен с одним из выходов триггера, формирователь импульсов и генератор опорных импульсов, отл и ч аю щ е е с я тем, что, с целью повышения точности устройства, в него введень, двухтактный интегратор, источник эталонного напряжения и делитель частоты, вход которого соединен с выходом генератора опорных импульсов, со вторым входом блока управления и с одним из входов триггера, выход делителя частоты подключен к первому входу двухтактного интегратора, второй вход которого соединен с выходом элемента памяти, третий вход двухтактного интегратора подключен к выходу источника эталонного напряжения, выход двухтактного интегратора соединен со входом формирователя импульсов, выход которого подсоединен к другому входу триггера и к третьему входу блока управления, выход которого соединен с другим входом коммутатора.

2. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что блок управления содержит последовательно соединенные переключатель и первый ключ, два источника разнополярного напряжения, выходы которых соответственно соединены со входами переключателя, последовательно включенные первую ин тегрирующую цепочку, второй и третий ключ, последовательно включенные вторую интегрирующую цепочку и четвертый ключ и элемент НЕ, вход которого соединен с первым входом блока управления и управляющим входом четвертого ключа, выход элемента HE соединен с управляющим входом второго ключа, выход которого соединен с выходом четвертого ключа, управляющие входы первого ключа и переключателя соответственно соединены со вторым и третьим входами блока управления, выход которого подсоединен к выходу третьего ключа.

769637

Buz/

/4

ФагМ

Составитель А. Воронин

Техред А. Камышиикова

Редактор Л. Утехина

Корректор Г. Мазнева

Заказ 2546/12 Изд. № 589 Тираж 673 Подписное

НПО «Поиск» Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2

Источники информации, принятые во внимание при экспертизе

1. Патент США № 4047053, кл. 307 — 238, опубл. 1977.

2. Авторское свидетельство СССР № 529487, кл. G 11С 27/02, 09.09.74 (прототип).