Многокоординатный регулятор линейнойскорости

 

Союз Советсник

Социалистических

Республик

О П И СА Н И Е

ИЗОБРЕТЕНИЯ

<111798728

К АВТОРСКОМУ СВИ ЕТИЛЬСТВУ (61} Дополнительное н авт. саид-ву— (22) Заявлено 081278 (21) 2692871/18-24 с присоединением заявки Nо 51 „ „з

G 05 В 19/407

Государственный комитет

СССР ио делам изобретений и открытий (23) Приоритет

Опубл; ковано 230131. Бюллетень ИЯ 3 (53) УДК 62-531. .6-503.52(088,8) Дата опубликования описания 230131 (72) Автор изобретения

И.В.Пригода (71) Заявитель

Киевский научно-исследовательский и конструкторский институт периферийного оборудования (54) МНОГОКООРДИНАТНЫЙ РЕГУЛЯТОР ЛИНЕЙНОЙ

СКОРОСТИ

Изобретение относится к вычислительной технике и может быть применено в системах программного управления станками, системах изготовления фотошаблонов для печатных плат и в графопостроителях.

Известно устройство управления, содержащее генератор, частота которого регулируется либо вручную, либо автоматически в зависимости от содержимого главного счетчика (1).

Недостатком такого устройства управления является значительная погрешность установки частоты генератора, так как при широком диапаэо- 15 не частот нет возможности стабилизировать частоту генератора.

Наиболее близким по технической сущности и достигаемому. результату к предлагаемому является многокоор- 2О динатный регулятор линейной скорости, содержащий генератор импульсов, блок памяти, соединенный входом и выходом с блоком управления, первые выходы которого соединены с первыми входами вычислительного блока, вто" рые - с входами коммутатора, первый и второй счетчики. 2).

Однако применение в известном устройстве генератора, частота кото» 30 рого изменяется в широком диапазоне в зависимости от напряжения обусловило погрешность изменения частоты этого генератора (несколько процентов). Поэтому применение такой схемы регулятора скорости для случаев, когда требуется определение скорости с повышенной точностью в конце участков интерполяции (например, для графопостроителей, установок изготовления фотошаблонов для печатных плат и т.п.) не представляется возможным, Цель изобретения — повышение точности регулировки линейной скорости координатных механизмов.

Поставленная цель достигается тем, что в известное устройство введены анализатор, третий счетчик, первый и второй формирователи импульсов, четыре элемента ИЛИ, семь элементов задержки, восемь элементов

И, первый и второй регистр, выход которого подключен к второму входу вычислительного блока, первый эле— мент И соединен первым входом с выходом генератора импульсов, вторым входом - с первым выходом вычислительного блока, в выходсм через последовательно соединенные первый

798728 элемент ИЛИ, первый формирователь импульсов, второй счетчик, анализатор, второй элемент И, первый и второй элементы задержки и третий счетчик - с третьим входом вычислительного блока, третий элемент И соединен первым входом с вторым выходом вычислительного блока, вторым вхо.дом - с выходом генератора импульсов, а выходом через последовательно соединенные второй элемент ИЛИ, второй формирователь импульсов, первый счетчик, четвертый элемент И, первый регистр — с четнертым входом вычислительного блока, причем третий выход вычислительного блока через последонатедьно соединенные пятый эле- 15 мент И, третий счетчик, шестой элемент И вЂ” c входом второго регистра, а второй выход второго счетчика соединен с пятым входом вычислительного блока и через последовательно 20 соединенные третий, четвертый, пятый и шестой элементы задержки — шестым входом вычислительного блока, второй вход второго элемента И через седьмой элемент задержки соединен с вторым входом пятого элемента И и вторым входом первого счетчика, а выходом через третий лемент ИЛИ вЂ” c первым выходом управляющего триггера, второй вход которого соединен с выходом четвертого элемента ИЛИ, подключенного первым входом к третьему выходу блока управления, вторым входом к выходу второго элемента задержки, выход управляющего триггера через седьмой элемент И соединен с вторыми входами первого и второго элемен=а элементов ИЛИ, второй вход седьмого элемента И подключен к выходу генератора импульсов, второй вход шестого элемента И вЂ” к выходу четвер- ф) того элемента задержки и второму входу пятого элемента И, выход первого элемента задержки через восьмой элемент И соединен с третьим входом первого счетчика, второй вход восьмого элемента И вЂ” с вторым выходс r гервого регистра, а четвертый выход вычислительного блока — с третьим входом второго элемента И, второй вход третьего элемента ИЛИ подключен к входу четвертого элемента задержки и третьему входу первого регистра.

Такое устройство позволяет отрабатывать каждый шаг интерполяции по полученным частным от деления наибольшего значения приращения координаты (в устройстье выбирается автоматически ) в соответствующем шаге интерполяции на значения остальных приращений координат этого же шага. 60

Получение частного от деления значения максимального при ращения координаты на текущее значение соответстцувщей координаты осуществляется следующим образом:,,"елимое и делитель в обратном коде поступают на определенные счетчики, причем делитель в обратном коде поступает еще и в дополнительный регистр, затем включается генератор тактовой частоты, импульсы которого поступают на укаэанные счетчики. До импульса переполнения счетчика делимого импульсы переполнения счетчика делителя поступают н счетчик целой части частного. Таким образом, после переполнения счетчика делимого и блокировки импульсов генератора, поступающих на укаэанные счетчики, в счетчике целой части частного и в счетчике делителя получаются соответственно целая и дробная части частного (целая часть - в прямом коде, а дрббная часть — в обратном коде) .Разрядность

yêàýàHíûõ счетчиков и дополнительного регистра определяется разрядностью числа, соответствующего максимальному значению любой из имеющихся координат.

На фиг. 1 представлена блок-схема многокоординатного регулятора линейной скорости; на фиг. 2 — блоксхема вычислительного блока.

Многокоординатный регуля1"ор линейной скорости содержит блок 1 памяти, блок 2 управления, коммутатор

3, вычислительный блок 4, выходные шины 5-10 вычислительного блока, элемент И 11, генератор 12 импульсон, управляющий триггер 13, формирователи 14 и 15 импульсов, анализатор 16, элементы ИЛИ 17-20, элементы 21-27 задержки, элементы И

28-34, первый 35 и второй 36 счетчики, первый 37 и второй 38 регистры, третий счетчик 39.

Вычислительный блок (фиг.2) содержит триггеры 40 и 41 управления, элементы ИЛИ 42-44, инвертор 45,,схему 46 сравнения, семь элементов

И 47-53.

Программа изменения скорости щаговых двигателей по отношению к максимальной скорости в виде шагов интерполирования,ъх и ьу вводится в блок 1 памяти цифровоге регулятора из ЭВМ или от периферийного устройства.

Влок 2 упранления организует работу регулятора по шагам интерполяции., Для каждого шага интерполяции блок 2 считывает из блока 1 данные очередного шага интерполяции дх и д у в зависимости от значений этих дан-. ных вырабатывает сигналы: а) Vq б) Ч и a) 9л= fg, которые являются управляющими для каждого шага интерполирования.

Для упрощения логики в схеме регулятора линейной скорости используются два выходных сигнала блока 2 управления: а) сигнал Чл соответствует случаю, когда /ьхIсIм l;

798728 б) сигнал 4 > соответствует случаю когда /ь //

Одновременное наличие приз иаков и 9 соответствует /ь х/ =/Ьч /.

Регулятор скорости производит деление частоты шагов двигателя, осуществляющего отработку наибольшего приращения координаты для каждого шага интерполирования, на величину и Q» j, если/дх/ /ьч/, нли на величину и = д"„ ., если/м/Чьч/. Для случая1О когда /ьх/./»/, отработка шагов интерполирования для обеих координат происходит на максимальной скорости, которую обеспечивают шаговые двигатели.

Вначале каждого шага интерполирования регулятор запускается сигналом Ип е вырабатываемым блоком 2.

Затем этот блок получает из блока 1 памяти значения ах и ьу для первого шага интерполирования, определяет 2Ц признаки 1 и 2 поступающие и ком мутатор 3 и в вычислительный блок 4.

В зависимости от значения этих признаков блок 3 осуществляет передачу значений ьх и ь у по шинам на сыетчи- Я ки 35 и 36, регистр 37. Передача осуществляется обратными кодами следующим образом: при наличии признака 9 и ws передается на счетчик 35 и регистр 37, ьх — на счетчик 36; при наличии признака указанные передачи происходят наоборот. После окончания этой передачи блок 2 вырабатывает импульс И „.

В процессе деления приращений ьx и ьу (или наоборот) импульсы переполнения счетчика 35 поступают через задержку 21 на время длительности этого импульса„ элемент И 29 и элемент ИЛИ 20 на установку управляющего триггера 13 в "0". Элемент 40

И 29 блокирует прохождение этих импульсов в случае равенства нулю содержимого счетчика 36, определяемого анализатором 16, а также при отра- ботке приращений исполнительными ме- gg ханизмами. Этот же импульс после элемента И 29 поступает на задержку

22 на время переключения триггера

13, а после нее - на элемент И 30, передающий содержимое регистра 37 © на счетчик 35. После окончания этой передачи импульс целой части частного И„„ появляется на выходе задержки 23, который поступает на вход счетчика 39 целой части частного в качестве счетного импульса и на элемент ИЛИ 17 для установки триггера

13 в "1". После этого процесс деления продолжается описанным выае способом.

Импульс переполнения счетчика 36 46 через задержку 24 на время длительности этого импульса поступает на установку в "0" регистра 37 и триггера 13 через элемент ИЛИ 20. Этим заканчивается процесс деления прира- щений. Частное от деления фиксируется в счетчиках 35 и 39 °

По окончании деления осуществляется подготовка системы для выдачи соответствующих приращений àх и ь у на отработку исполнительными механизмами. Для этого импульс после задержки 24 задерживается .линией задержки

25 на время переключения триггера

13 и двух инверторных схем, затем через элементы И 11 и 31 передает частное от деления приращений со счетчиков 35 и 39 на регистры 37 и

38, этот же импульс через задержку

26 на время указанной передачи кодов устанавливает счетчики 35 и 39 в "0", затем через задержку 27 (A8 (2)) поступает в вычислительный блок (фиг.2), где устанавливает через элемент ЙЛИ 42 в "1" триггеры

40 и 41. На этом заканчивается подго тонка регулятора линейной скорости для выдачи приращений дх и ьу. Последующая и х выдача ос ущес твляетс я вычислительным блоком 4.

Блок 4 осуществляет выдачу приращений Ах и Ьу для отработки их исполнительными механизмами. Выдача происходит последовательными колодами. Знаки соответствующих приращений выдаются на блок 2 управления исполнительными механизмами из блока 1.

Триггер 40 управляет выдачей приращения ьх, триггер 41 — приращения у. Если ь х = ьу(ф, = 7 =1), то используется для выдачи приращений триггер 40.

Единичные выходы триггеров 40 и

41 открывают элементы И 32 и 33, разрешая этим прохождение импульсов генератора 12 через элементы И 18 и

19, формирователи импульсов 14 и 15 на входы счетчиков 35 и 36. Нулевые выходы указанных триггеров поступают на элемент И 47, выход которого блокирует элемент И 29 на время отработки приращений координат, т.е; импульсы переполнения счетчика 35 не поступают на вход счетчика .39 при отработке приращений координат. Выход И 47 поступает также через инвентор 45 на элемент И 34, который разрешает прохождение импульсов переноса со счетчика 35 на счетчик 39 при отработке приращений ьх иь у исполнительными механизмами.

Количество разрядов счетчиксв 35, 36 и 39 и регистров 37 и 38 выбирается, исходя из максимальной частоты отработки приращений ьх и ду. Если принять ьх,„о = ьу„„д„= 4000, Ф „,ц„= 2 кГц, то количество разрядов указанных счетчиков и регистров будет равно 12. Частота тактового генератора при этом должна быть

8, 192 мГц.

В процессе отработки приращений ьх и ьу большее по абсолютной вели798728 чине приращение отрабатывается импульсами переполнения счетчика 36, а меньшее - импульсами сравнения (И „), поступающих со схемы сравнения 46, где сравнивается частное от деления приращений, находящееся в регистрах 37 и 38, с содержимыми счетчиков 35 и 39.

И проходят через элемент И 48, если («) ((ду), затем через элемент

ИЛИ 43 — на выход регулятора линейной )g скорости. Иср проходят через элемент

И 49, если дч1()дЯ, затем через элемент ИЛИ 44 — на выход регулятора.

Выход с элемента ИЛИ 43 используется исполнительными механизмами блока управления для отработки приращения дх, а выход с элемента ИЛИ 44 — для отработки приращения ду.

Частота, соответствующая большему по абсолютной величине приращению, поступающая со счетчика 36 проходит через элементы И 50 и 51 на элементы

ИЛИ 43 и 44, затем — на выход системы.

Если дх = д у (1- yz3 то импульс запуска регулятора поступает в вычис— лительный блок 4, проходит элемент 25

И 52, элемент ИЛИ 42 и устанавливает в "1" триггеры 40 и 41. Триггер 40 дает разрешение на прохождение импульсов переполнения счетчика 36 через элемент И 53 на элементы ИЛИ ЗО

43 и 44.

После отработки приращений координат для каждого шага интерполяции блока 2 соответствующим импульсом для каждой координаты возвращает триггеры 40 и 41 в нулевое состояние.

При количестве координат, большем двух, увеличивается количество признаков Ч . Например, при трех координатах количество этих признаков будет равно

Л --- 3! = 6.

Многокоординатный регулятор линейной скорости с тремя координатами строится по описанному выше принципу, g5 для двух координат с небольшим изменением схемы.

Максимальная погрешность для данного способа построения регулятора линейной скорости определяется соот- gg ношением Д = 2", где п — число двоичных разрядов каждого счетчика. Например, если и = 12, максимальное значение координаты равно 4000, то погрешность отработки шагов интерполяции в предлагаемом устройстве составляет около 0,025В, что на два порядка ниже погрешности известных устройств.

Формула изобретения

Иногокоординатный регулятор линейной скорости, содержащий генератор импульсов, упр; вляющий триггер блок памяти, соединенный входом и выходом с блоком управления, первые выходы которого соединены с первыми входами вычислительного блока, вторые — с входами коммутатора, подключенного первым выходом к первому входу первого счетчика, вторым — к первому входу второго счетчика, о т л и ч а ю шийся тем, что, с целью повышения точности регулятора, в него введены анализатор, третий счетчик, первый и второй формирователи импульсов, четыре элемента ИЛИ, семь элементов задержки, восемь элементов

И, первый и второй регистр, выход которого подключен к второму входу вычислительного блока, первый элемент И соединен первым входом с выходом генератора импульсов, вторым в%одом — c первым выходом вычислительного блока, а выходом через последовательно соединенные первый элемент HJIH, первый формирователь импульсов, второй счетчик, анализатор, второй элемент И, первый и второй элементы задержки и третий счетчик — с третьим ходом вычислительного блока, третий элемент И соединен первым входом с вторым выходом вычислительного блока, вторым входом — с выходом генератора импульсов, а выходом через последовательно соединенные второй элемент

ИЛИ, второй формирователь импульсов, первый счетчик, четвертый элемент И, первый регистр — с четвертым входом вычислительного блока, причем третий выход вычислительного блока через последовательно соединенные пятый элемент И, третий счетчик и шестой элемент И вЂ” с входом второго регистра, а второй выход второго счетчика соединен с пятым входом вычислительного блока и через последовательно соединенные третий, четвертый, пятый и шестой элементы задержки — с шестым входом вычислительного блока, второй вход второго элемента И через седьмой элемент задержки соединен с вторым входом пятого элемента И и втОрым входом первого счетчика, а выходом через третий элемент ИЛИ вЂ” с первым выходом управляющего триггера, второй вход которого соединен с выходом четвертого элемента ИЛИ, подключенного первым входом к третьему выходу блока управления, вторым входом к выходу второго элемента задержки,. выход управляющего триггера через седьмой элемент И соединен с вторыми входами первого и второго элементов ИЛИ, второй вход седьмого элемента И подключен к выходу генератора импульсов, второй вход шестого элемента И вЂ” к выходу четвертого элемента задержки и второму входу пятого элемента И, выход первого элемента задержки через восьмой эле-, 798728

ВНИПП

Тираж мент И соединен с третьим входом первого счетчика, второй вход восьмого элемента И вЂ” с вторым выходом первого регистра, а четвертый выход вычислительного блока — c третьим входом второго элемента И, второй вход третьего элемента ИЛИ подключен к входу четвертого элемента задержки и третьему входу первого регистра.

Юб769ФО

Филиал ППП Патент

r. Ужгород, ул. Проектная, 4

Источники информации, принятые во внимание при экспертиэе

1. Патент CPI 9 2400028, кл. G 05 0 3/08, 1976.

2. Авторское свидетельство СССР

9209566, кл. G 05 В 19/18, 1966 (прототип).