Преобразователь двоичного кода вдвоично-десятичный и двоично-деся-тичного b двоичный

 

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскик

Социалистических

Республик (>809155 (61) Дополнительное к авт. свид-ву— (22) Заявлено 11.05.79 (21) 2764813/18-24 с присоединением заявки №вЂ” (23) Приоритет—

Опубликовано 28.02.81. Бюллетень № 8

Дата опубликования описания 05.03.81 (51) М. Кл.

G 06 F 5/02

Гооударстоеииый комитет

СССР до делам изобретеиий и открытий (53) УДК 681.325 (088.8) В. И. Корнейчук, В. А. Пономаренко, Я. А. Рахлин, 1. А. Савченко, В. П. Тарасенко и Я. И. Торошанко; (72) Авторы изобретения — 1 (7! ) Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ДВОИЧНОДЕСЯТИЧНЫЙ И ДВОИЧНО-ДЕСЯТИЧНОГО В ДВОИЧНЫЙ

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении двоично-десятичных преобразователей и в вычислительных машинах.

Известен реверсивный преобразователь двоичного кода в двоично-десятичный, содержащий два сдвиговых регистра, два сумматора, умножитель, блок управления, элементы И (1) .

Недостаток этого преобразователя большая сложность, связанная с наличием умножителя и двух сумматоров.

Наиболее. близким к предлагаемому устройству явЛяется преобразователь двоичного кода в двоично-десятичный и двоичнодесятичного кода в двоичный, содержащий два сдвиговых регистра, блок коррекции, сумматор, первый и второй элементы И-ИЛИ, одноразрядный сдвиговый регистр и блок управления, выход разрешения суммирования которого соединен с управляющим входом сумматора, выход разрешения коррекции соединен с управляющим входом блока коррекции, выход разрешения передачи блока управления соединен с управляющим входом первого элемента И-ИЛИ, первый вход которого соединен с информационным входом преобразователя, второй вход — с выходом первого разряда первого сдвигового регистра, а выход первого элемента И-ИЛИ соединен с первым входом сумматора, второй вход которого соединен с выходом блока коррекции, а выход сумматора соединен с входом второго сдвигового регистра, выходы четвертого и пятого разрядов первого сдвигового регистра соединены с входами блока коррекции. Кроме того известный преобразователь содержит два D-триггера и три элемента И-ИЛИ (2).

Недостаток данного преобразователя состоит в относительно больших аппаратных затратах.

Цель изобретения — упрощение преобразователя.

Поставленная цель достигается за счет того, что в преобразователь двоичного кода в двоично-десятичный и двоично-десятичного в двоичный, содержащий два сдвиговых pe2î гистра, блок коррекции, сумматор, первый и второй элементы И-ИЛИ, одноразрядный сдвиговый регистр и блок управления, выход разрешения суммирования которого соединен с управляющим входом сумматора, 809155 выход разрешения коррекции соединен с

) правля10гцим ВхОдОм блока коррекции, Выход разреше1шя пере 1ачи блока управления соединен с управляющим входом первого элемента И-ИЛИ, первый вход которого соединен с информационным входом преобразователя, второй вход — с выходом первого разряда первого сдвигового регистра, а выход первого элемента И-ИЛИ соединен с первым входом сумматора, второй вход которого соединен с выходом блока коррекции, а выход сумматора соединен с входом второго сдвигового регистра, выходы четвертого и пятого разрядов первого сдвигового регистра соединены с входами блока коррекции, дополнительно введены два элемента И и блок приема информации, первый вход которого соединен с информационным входом преобразователя, второй вход — с выходом первого элемента И, третий вход блока приема информации соединен через одноразрядный регистр сдвига с выходом второго элемента И, четвертый и пятый входы соединены с выходами первого и третьего разрядов второго сдвигового регистра соответственно, пятый вход блока приема информации соединен с первым входом первого элемента И, второй вход которого соединен с тактовым входом преобразователя, а третий вход первого элемента И соединен с выходом разрешения регенерации блока управления, выход разрешения приема блока управления соединен с первым входом второго элемента И, второй вход которого соединен с информационным входом преобразователя, первый вход второго элемента ИИЛИ соединен с выходом второго разряда второго сдвигового регистра, второй вход— с выходом первого разряда первого сдвигового регистра, третий вход соединен с выходом разрешения выдачи блока управления, выходы разрешения приема которого соединены с управляющими входами блока приема информации, выход которого соединен с входом первого сдвигового регистра, выход второго элемента И-ИЛИ является выходом преобразователя, кроме того, в нем блок приема информации содержит три элемента И и элемент ИЛИ, первый,:,второй и третий входы которого соединены с выходами соответствуюших элементов И, а выход элемента ИЛИ является выходом блока приема информации, первый вход первого элемента И является первым входом блока приема информации, второй и третий входы которого соединены с четвертым и пятым входом элемента ИЛИ соответственно, первые входы второго и третьего элементов И являются четвертым и пятым входами блока приема информации соответственно, управляющие входы которого соединены со вторыми входами первого, второго и третьего элементов И. Кроме того в нем блок коррекции содержит два D-тригппа, четыре элемента И, три элемента И, .1, распредели5

Зо

55 тель импульсов и преобразователь параллельного кода в последовательный, первый и второй входы которого соединены с выходами первого и второго элементов ИЛИ, управляющие входы соед11нены с выходами распределителя импульсов, вход которого соединен с выходом третьего элемента ИЛИ и синхровходами D-триггеров, D-входы которых являются информационными входами блока коррекции, первый вход первого элемента И соединен с прямым выходом первого D-триггера, первые входы второго и третьего элементов И соединены с инверсным выходом второго D-триггера, первый вход четвертого элемента И соединен с прямым выходом второго D-триггера, остальные входы элементов И и первые входы второго и третьего элементов ИЛИ являются информационными входами блока коррекции, первый и второй входы первого элемента

ИЛИ соединены с выходами первого и третьего элементов И, выход второго элемента

И соединен с третьим входом преобразователя параллельного кода в последовательный, выход которого является выходом блока коррекции, выход четвертого элемента И соединен с вторым входом второго элемента ИЛИ, второй вход третьего элемента

ИЛИ соединен с выходом старшего разряда распределителя импульсов.

На фиг. 1 изображена структурная схема преобразователя; на фиг. 2 — блок-схема блока коррекции; на фиг. 3 — временная диаграмма базовых сигналов преобразователя; на фиг. 4 — схема блока приема информации; на фиг. 5 — вариант построения блока управления.

Преобразователь содержит первый 1 и второй 2 сдви;овые регистры, причем разрядность первого регистра равна п(п=4m, где и — число десятичных разрядов преобразователя), разрядность второго регистра— (n+ 1) . Выходы первого разряда цепью 3 и третьего разряда цепью 4 второго сдвигового регистра 2 через первый блок 5 приема информации соединены со входом первого сдвигового регистра 1. Выход третьего разряда регистра 2 соединен со входом первого элемента И 6, выход которого соединен с блоком 5 приема информации. Два других входа элемента И 6 подключены к тактовому входу 7 преобразователя и цепью 8 к блоку 9 управления, выход которого целью

10 связан со вторым элементом И 11, выход которого через одноразрядный сдвиговый регистр 12 соединен с блоком 5 приема информации. Второй вход элемента И 11 подключен к входу блока 5 приема информации, к информационному входу 13 преобразователя и через элемент И-ИЛИ 14 к первому входу сумматора 15, второй вход которого подключен к выходу блока 16 коррекции, связанного с блоком 9 управления. Два входа блока 16 коррекции цепями 17 и 18 связаны с выходами четвертого и пятого

809155

15 го

25 зо

4О

50 разрядов регистра 1, выход первого разряда которого связан через элемент И-ИЛИ !9 с выходом преобразователя. Второй вход элемента И-ИЛИ 19 связан с выходом первого разряда второго регистра 2, вход которого подключен к выходу сумматора 15.

Управляющий вход сумматора 15, а также управляющие входы блока 5 приема информации и элемента И-ИЛИ 14 соединены с выходами блока 9 управления, цепью 20 связанными с элементом И-ИЛИ 19.

Блок коррекции содержит распределитель 21 импульсов, выход первого разряда которого через элемент ИЛИ 22 соединен со своим входом. Второй вход элемента ИЛИ

22 соединен с тактовым входом 23. Выход элемента ИЛИ 22 соединен с синхровходами D-триггеров 24 и 25, D-входы которых подключены, соответственно цепями 17 и

18 к выходам первого регистра 1. Единичный выход триггера 24 через элементы И

26 и ИЛИ 27 подключен ко входу преобразователя 28 параллельного кода в последовательный. Единичный выход триггера 25 через элементы И 29 и ИЛИ 30 подключен ко второму входу преобразователя 28 параллельного кода в последовательный. Нулевой выход триггера 25 через элемент И 31 подключен ко второму входу элемента ИЛИ 27 и через элемент И 32 к третьему входу преобразователя 28 параллельного кода в последовательный, связанного с выходами всех разрядов распределителя 21 импульсов. Входы запрета элементов И 29 и 31, второй вход элемента ИЛИ 30 и входы элементов

И 26, 29, 31 и 32 подключены к соответствующим цепям блока 5 управления. Выход преобразователя 28 является выходом блока 16 коррекции и подключен ко входу сумматора 15 (фиг. 1).

Блок 5 приема информации содержит три элемента И 33 — 35, выходы которых подключены ко входам элемента ИЛИ 36.

Блок 9 управ1аения может быть построен как автомат с жесткой либо программируемой логикой. На фиг. 5 показан вариант построения блока управления с жесткой логикой на сдвиговом регистре. Такая схема блока управления содержит (2п+3) -разрядный сдвиговый регистр 37, триггер 38, элемент 2И-2-ИЛИ 39, п-входовой элемент

ИЛИ 40 и четыре блока 41-44 элементов И, первые входы которых подключены к входам P — P4 задания режима работы преобразователя. Вторые входы элементов И блока 41 подключены к выходу второго разряда регистра 37, выход третьего разряда регистра 37 подключен к S-входу триггера 38, R-вход которого через элемент 2И-2-ИЛИ

39 связан с выходом 2п+1-го и 2п+3-го разрядов регистра 37.

Третий вход элемента 2И-2-ИЛИ 39 и его вход запрета подключены к входу Р4 задания режима. Выход триггера 38 подключен ко вторым входам элементов И блока 42, выход элемента 2И-2-ИЛИ 39 подключен ко вторым входам элементов !! блока 43. Выходы 4-го, 6-го... 2п-ro 2п+2-го разрядов регистра 37 через элемент ИЛИ

40 подключены ко вторым входам элементов блока 44.

Такой вариант построения блока управления не является наиболее экономичным с точки зрения аппаратурных затрат и может быть применен при небольших п. При больших п, целесообразно строить блок управления с использованием счетчиков или использовать управляющий блок с программируемой логикой.

Преобразватель работает следующим образом.

Его функционирование осуществляется по циклам, каждый из которых состоит из п тактов. Длительность одного такта Т; (i = 1, 2... п) равна периоду следования импульсов фазового питания сдвиговых регистров. Время действия такта T„ñoàòâåòñòBóåò временному интервалу i-го разряда числа при последовательном представлении информации. Во время действия такта Т на выходе 1-го (или на входе п-го) разряда сдвигового регистра, работающего в режиме хранения, будет первый разряд числа, во время действия такта T; — i-й разряд. Циркуляция и запись информации в сдвиговых регистрах осуществляется младшими разрядами вперед.

Преобразователь может работать в режимах Р1, Р, Р и Р4. В режиме Р» обеспечивается преобразование дробного, а в режиме P — целого числа из двоичной в двоично-десятичную систему счисления. В режиме Рз преобразуются дробные, а в режиме Р» целые числа из двоично-десятичной в двоичную систему счисления.

Работа преобразователя заключается в выполнении следующих операций: прием кода, его преобразование и выдача преобразованного кода (фиг. 3). По сигналу ПК осуществляется прием кода, по сигналу ПРего преобразование и по сигналу ВД вЂ” выдача преобразованного кода. В зависимости от режима работы преобразователя блок 9 управления вырабатывает управляющие сигналы с соответствующим индексом, которые являются модификацией базовых сигналов.

Базовому сигналу ПК в режиме Р» соответствует сигнал ПК 1, сигналам ПР, К, ВД вЂ” соответственно, сигналы ПР1, К»

ВД» и т.д.

Преобразование осушествляется путем соответствующей коммутации цепей циркуляции информации в регистрах 1 и 2 с одновременной ее коррекцией во время действия сигналов К и К„. Конфигурация цепей циркуляции и режим коррекции определяются блоком 9 управления в зависимости от режима работы преобразователя. В предла гаемом устройстве во всех режимах работы цепи циркуляции информации регистров и 2 объединяются через сумматор 15.

809155

В режиме Р двоичный код целого числа принимается на регистр 1 по сигналу ПКт из блока 9 управления (цепь 10) с информационного входа 13 через элемент И 11, через одноразрядный сдвиговый регистр 12, выполняющий функцию задержки на один такт, и через блок 5 приема информации.

Одновременно в регистр 2 записывается последовательный и-разрядный код 0011-0011., 0011, который по сигналу ПКг формируется блоком 16 коррекции и заносится в регистр

2 через сумматор 15. На второй вход сумматора 15 при этом с выхода элемента И-ИЛИ

14 поступает нулевой код. Преобразование осуществляется за 2п циклов по сигналу

ПР .

Цепи циркуляции регистров 1 и 2 коммутируются следующим образом.

Выход первого разряда регистра 1 элемент И-ИЛИ 14 — сумматор 5 — вход регистра 2 — выход первого разряда регистра 2 —. цепь 3 — блок 5 приема информации — вход регистра 1. В каждом i-м

55

Рассмотрим работу преобразователя в каждом из четырех режимов.

В режиме Р» по сигналу из блока

9 управления ПК» двоичное дробное число последовательно младшими разрядами вперед через информационный вход 13 и блок 5 приема информации записывается в сдвиговый регистр 1. Преобразование осуществляется по сигналу ПР» из блока 9 управления за 2п циклов, на время действия которых цепи циркуляции регистров 1 и 2 коммутируются блоком управления следующим об- 1р разом: выход 1-го разряда регистра 1 элемент И-ИЛИ 14 — сумматор 15 — вход регистра 2 — выход третьего разряда регистра 2 — цепь 4 — блок 5 приема информации — вход регистра 1. В каждом i-ом

15 цикле (i = 2, 4... 2п) по сигналу К1 из блока 9 управлени информация, переписываемая из регистра 1 в регистр 2, корректируется сумматором 15. Коррекция заключается в сложении кода регистра 1 с кодом, вырабатываемым блоком 16 коррекции в за- gp висимости от содержимого четвертого разряда (цепь 17) регистра 1 в (4j+1)-м такте цикла коррекции К (j=О, 1, 2..., m — 1).

При нулевом значении четвертого разряда з (4j+1)-м такте блок 16 коррекции вырабатывает код 0000, при единичном значении— код 1101, который в(4j+1) = м, (4j+ ) -м, (4) +3) -м и (4j+4)-м тактах последовательно младшими разрядами вперед поступает на вход сумматора 15. В цикле коррекции в каждом (4j+4)-м такта выработка сигнала переноса в сумматоре 15 блокируется. После выполнения 2п циклов преобразования на регистре 2 будет образован соответствующий двоично-десятичный код, который по сигналу

ВД» из блока 9 управления (цепь 20) снимается с выхода второго разряда регистра З5

2 через элемент И-ИЛИ 19. цикле преобразования (i = 2,4...2п) осуществляется коррекция. Код коррекции формируется блоком 16 по сигналу К 2 в зависимости от содержимого пятого разряда (цепь 18) регистра 1 в (4j+1)-м такте.

При этом в первых (и — 1) -х циклах код коррекции формируется следующим образом: при нулевом значении пятого разряда в (4j+1)-м такте блок 16 коррекции вырабатывает последовательный код 1101, при единичном значении — код 0011. В последнем п-м цикле коррекции по сигналу К при нулевом значении пятого разряда вырабатывается код 1010, при единичном значении код 0000. Выработка сигнала переноса в сумматоре 15 в каждом (4j+4) такте также блокируется. Результат (двоично-десятичный код) формируется на регистре 2 и по сигналу ВД (цепь 20) снимается с выхода первого разряда регистра 2 через элемент И-ИЛИ 19.

В режиме РЗ двоично-десятичный код дробного числа одновременно с приемом по сигналу ПКЗ преобразовыва ется в двоично-десятичный код с избытком три, который заносится на регистр 2.

Преобразование в двоично-десятичный код с избытком три осуществляется следующим образом.

По сигналу ПКЗ двоично-десятичный код дробного числа со входа 13 через элемент И-ИЛИ 14 поступает на один вход сумматора 15. На второй вход которого из блока 16 коррекции поступает и-разрядный последовательный код числа 0011 0011...

0011. На выходе сумматора 15 формируется двоично-десятичный код с избытком три входного числа, который записывается в регистр 2. Преобразование осуществляется по сигналу ПРЗ за 2п циклов так, как в режиме Р, т.е. в режиме РЗ конфигурация цепей циркуляции информации и коррекции

-"такие же, как и в режиме Pz. Результат формируется на регистре 1 и снимается с его первого разряда по сигналу ВДЗ (цепь

20) через элемент И-ИЛИ 19.

В режиме Р прием целого двоично-десятичного кода производится на регистр 2 по сигналу ПК» с информационного входа

13 через элемент И-ИЛИ 14 и сумматор 15, на второй вход которого с блока коррекции

16 поступает нулевой код. При этом в последнем такте цикла приема по сигналу ПК4 (цепь 8) в регистр 1 через элемент И 6 и блок 5 приема информации заносится содержимое третьего разряда регистра 2. Тактовый сигнал Т»». (сигнал последнего такта) поступает на элемент И 6 со входа 7. В третьем разряде регистра 2 в последнем такте цикла приема будет находиться первый разряд входного информационного кода.

Преобразование осуществляется по сигналу

ПР за 2п-1 цикл. Конфигурация цепей циркуляции и коррекция такие же, как и в режиме Р». Результат формируется на ре809155

5

50 гистре 1 и снимается с выхода его первого разряда через элемент И-ИЛИ 19.

Блок 16 коррекции работает следующим образом.

В четырехразрядный распределитель 21 импульсов в первом такте каждого цикла через элемент ИЛИ 22 заносится единица, которая циркулирует, проходя через элемент

ИЛИ 22. Таким образом, на выходе элемента ИЛИ 22 формируются тактовые сигналы

Т (4j+1), по которым íà D-триггер 24 в (4j+1)-м такте записывается содержимое четвертого разряда регистра 1, на Р-триггер 25 — содержимое- пятого разряда регистра 1.

Таким образом логические формулы Х условий выработки блоком 16 формирования коррекции соответствующих кодов имеют вид: хо0 1 = нКгчпКзь (КгУКэ) К с5

Х«ц1 = (Kt V К4) C4V(KtVKa) К С5;

Хюю = (KgУКз) КдГ5 где С4 и С вЂ” состояния триггеров 24 и

25 соответственно.

Условия Х вырабатываются элементами

И 26, 29, 31 и 32, а также элементами ИЛИ

27 и 30. Условие X<>«вырабатывается на выходе элемента ИЛИ 30, условие Х «1на выходе элемента ИЛИ 27 и условие Х,о,на выходе элемента И 32. Преобразователь

28 преобразовывает унитарный код условий Х в соответствующий последовательный код 0011, 1101 или 1010. Тактовые сигналы

T(4j+1), T(4j+2), T(4j+3) и T(4j+4) вырабатываются на соответствующих выходах распределителя 21 импульсов и поступают на преобразователь 28 для синхронизации кода коррекции.

Входами блока 9 управления является вход тактирующего сигнала Т, определяющий начало каждого цикла работы преобразователя и входы задания режима работы преобразователя Р4, Р, Рз и Р4. По сигналу начала работы (HP), поступающему на D-вход регистра 37, в первый разряд регистра записывается единица. Каждым сигналом Т< в регистре 37 осуществляется сдвиг на один разряд в сторону старших разрядов. После воздействия первого сигнала Т1 на выходе второго разряда регистра 37 формируется базовый управляющий сигнал ПК, длительность которого равна одному циклу. В следующем цикле сигналом с третьего разряда регистра 37 осуществляется установка в единичное состояние триггера 38. Сброс триггера 38 осуществляетется через элемент 2И-2 ИЛИ 39 с выхода

2п+1-ro разряда в режиме Р4 и с выхода

2п+-3-ro разряда регистра 37 в других режимах. Таким образом, на выходе триггера 38 формируется базовый управляющий сигнал ПР, длительность которого в режиме Р4 равна 2п — 1 циклов, в других режимах 2- — n. Uц.иHкKл оoвB. На выходе элемента 2И2-ИЛИ 39 формируется базовый управляющий сигнал ВД, длительность которого равна одному циклу. С выхода 2п+2-го разряда регистра 37 снимается сигнал К1Ъ Выходы 4-го, 6-го, 8-го..., (2п-2) -ro, 2п-го, (2п+2)-ro разрядов объединены через элемент ИЛИ 40, на выходе которого формируется базовый управляющий сигнал К.

На выходах элементов И блоков 41 — 44 формируются основные модифицированные управляющие сигналы блока управления

ПК ., ПР ., ВД „и Ki. (i=1, 2, 3, 4) в зависимости от задания режима работы преобразователя. Так, управляющий сигнал

ПК1 формируется на основе базового сигнала ПК выхода элемента И блока 41, на вход которого заведена шина Р . Управляющий сигнал ПР формируется на основе базового управляющего сигнала ПР на выходе элемента И блока 42, на вход которого заведена шина Р и т д. Таким образом обеспечивается выработка всех управляющих сигналов блока управления. В табл. 1 показана работа преобразователя в режиме

Р1 при преобразовании числа (О:,1000)z =

= (0,0101) из двоичной системы счисления в двоично-десятичную. В табл. 2 показана работа устройства в режиме Рз при преобразовании числа (0.0101),p — — (0,1000) из двоично-десятичной системы счисления.

В скобках приведено значение переноса, сформированное в i-ом такте и учитываемое в (i+1)-м такте; квадратными скобками выделены переносы, выработка которых блокируется.

Так как в рассмотренном примере регистр

1 четырехразрядный, то в цикле коррекции для выработки необходимого кода коррекции анализируется выход первого разряда регистра 2. Это следует из того, что цепи циркуляции информации в регистрах 1 и 2 объединены, и пятым разрядом регистра 1 как бы является первый разряд регистра 2.

Предлагаемое устройство является устройством последовательного действия и применение в нем динамических многоразрядных регистров позволяет существенно снизить стоимость, уменьшить габариты и повысить его надежность. Оно позволяет уменьшить количество элементов И-ИЛИ, триггеров и упростить блок коррекции.

809155

12.

Цепь

Выхоц блока

Выход блока

Такт

Цепь

13 лы

Т2

Т3

Т4

Т2

Т3

Т4

О (О)

О (О)

О (О)

О (0) Т2

Т3

Т4

Т2

Т3

Т4

О (О)

О (О)

О (О)

О (01

Т2

Т3

Т4

0001

0000

Т2

Т3

Т4

О (О)

О (О)

О (О)

О (З1

Т2

Т3

Т4

Т2

ТЗ

Т4

1 (О)

1 (О)

1 (О)

О (1) Т2

Т3

Т4

OOOO

0000

ВД

Управляюшие сигнаО

ПК 1

Регистр 1

OOOO

OOOO

01 00

0001

OOOO

01 00

0001

OOOO

1 000

0100

О О 0,1

0000

1 000

01 00

0001

Таблица 1

Регистр 2

OOOOO

ОО0ОО

00000

0001 О

00001

10000

00001

OOOO 0

1 О 00 О

01000

С О О 1 0

00001

OGOOQ

OOOQQ

01000

00100

10001

01 000

1 0100

01 01 Q

00101

0001 О

00001

809l55!

1(епь

1З

Т&нт

IIe пь

1В

Выхоц бп. 15

Выход бп, 16 лы

О (1)

0{1)

О (1)

1 (0) ПКЗ

Т2

Т3

Т4

Т2

Т3

Т4

1 (О)

1 (О)

О (0)

О (0) Т2

ТЗ

Т1

Т2

Т3

Т4

1 (О)

1 (О)

О (1)

О!Ц

Т2

КЗ

Т3

Т4

Т2

Т3

Т4

1 (О)

1 (О)

О (1)

О f 1) О

Т2

КЗ

Т3

Т4

01 00

1 001

1 1 00

Т2

Т3

Т4

О (О)

О (1)

О (1)

О (1) Т2

Т3

Т4

1 О О

001

000

ВДЗ

Т3

Т4

Управляюшие сигнаРегистр 1

0000

OOOO

0000

01 00

101 О.0001

1 000

1100

01 1 О

0011

1 О О 1

0100

0001

1 000

1 1 О О

О О 1 1

0001

1 000

01 10

О О 1 1

0001

0000

Таблипа2

Регистр 2

00000

01 000

001 00

0001 О

00001

1 0000

1 1 О 00

011ÎÎ

0011 О

10011

01001

00100

0001 О

1 0001

11000

01 100

00110

0001 1

10001

01 000

1 1001

01100

0001 1

00001

1 0000

001 00

00001

OOOOO

00000

809155

1О

zo

l5

Формула изобретения!. Преобразователь двоичного кода в двоично-десятичный и двоично-десятичного в двоичный, содержащий два сдвиговых регистра, блок коррекции, сумматор, первый и второй элементы И-ИЛИ, одноразрядный сдвиговый регистр и блок управления, выход разрешения суммирования которого соединен с управляющим входом сумматора, выход разрешения коррекции соединен с управляющим входом блока коррекции, а выход разрешения передачи блока управления соединен с управляющим входом первого элемента И-ИЛИ, первый вход которого соединен с информационным входом преобразователя, второй вход — с выходом первого разряда первого сдвигового регистра, а выход первого элемента И-ИЛИ соединен с первым входом сумматора, второй вход которого соединен с выходом блока коррекции, а выход сумматора соединен с входом второго сдвигового регистра, выходы четвертого и пятого разрядов первого сдвигового регистра соединены с входами блока коррекции, отличающийся тем, что, с целью упрощения преобразователя, он содержит два элемента И и блок приема информации, первый вход которого соединен с информационным входом преобразователя, второй вход — с выходом первого элемента И, третий вход блока приема информации соединен через одноразрядный регистр сдвига с выходом второго элемента И, четвертый и пятый входы соединены с выходами первого и третьего разрядов второго сдвигового регистра соответственно, пятый вход блока приема информации соединен с первым входом первого элемента И, второй вход которого соединен с тактовым входом преобразователя, а третий вход первого элемента И соединен с выходом разрешения регенерации блока управления, выход разрешения приема блока управления соединен с первым входом второго элемента И, второй вход которого соединен с информационным входом преобразователя, первый вход второго элемента И-ИЛИ соединен с выходом второго разряда второго сдвигового регистра, второй вход — с выходом первого разряда первого сдвигового регистра, третий вход соединен с выходом разрешения выдачи блока

45 управления, выходы разрешения приема которого соединены с управляющими входами блока приема информации, выход которого соединен с входом первого сдвигового . регистра, выход второго элемента И-ИЛИ является выходом преобразователя.

16

2. Преобразователь по п. 1, отличающийся тем, что с нем блок приема информации содержит три элемента И и элемент ИЛИ, первый, второй и третий входы которого соединены с выходами соответствующих элементов И, а выход элемента ИЛИ является выходом блока приема информации, первый вход первого элемента И является первым входом блока приема информации, второй и третий входы которого соединены с четвертым и пятым входом элемента ИЛИ соответственно, первые входы второго и третьего элементов И. являются четвертым и пятым входами блока приема информации соответственно, управляющие входы которого соединены со вторыми входами первого, второго и третьего элементов И.

3. Преобразователь по пп. 1 и 2, отличающийся тем, что в нем блок коррекции содержит два D-триггера, четыре элемента

И, три элемента ИЛИ, распределитель импульсов и преобразователь параллельного кода в последовательный, первый и второй входы которого соединены с выходами первого и второго элементов ИЛИ, управляющие входы соединены с выходами распределителя импульсов, вход которого соединен с выходом третьего элемента ИЛИ и синхровходами D-триггеров, D-входы которых являются информационными входами блока коррекции, первый вход первого элемента И соединен с прямым выходом первого D-триггера, первые входы второго и третьего элементов И соединены с инверсным выходом второго D-триггера, первый вход четвертого элемента И соединен с прямым выходом второго Ртриггера, остальные входы элементов И и первые входы второго и третьего элементов ИЛИ являются информационными входами блока коррекции, первый и второй входы первого элемента ИЛИ соединены с выходами первого и третьего элементов И, выход второго элемента И соединен с третьим входом преобразователя параллельного кода в последовательный, выход которого является выходом блока коррекции, выход четвертого элемента И соединен со вторым входом второго элемента ИЛИ, второй вход третьего элемента ИЛИ соединен с выходом старшеr0 разряда распределителя импульсов.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР по заявке № 2677100, кл. G 06 F 5/02, 20.10.78.

2. Авторское свидетельство СССР по заявке № 2716075, кл. G 06 F 5И/02, 1979.

80915S

Редактор И. Ковальчук

Заказ 4/57

Составитель М. Аршавский

Техред А. Бойкас Корректор М. Демчик

Тираж 756 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1 l 3035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент>, г. Ужгород, ул. Проектная, 4