Обратимый разрядный сумматор относится к вычислительной технике и может использоваться в устройствах, :.предназначенных для автоматизации экспериментов, в частности в таких случаях, когда объект исследования описывается некоторой системой уравнений и определяются внешние воздействия, которым подвергается объект исследования.

Известно устройство для суммирования (обратимый сумматор ), используемое.для нахождения суммы двух слагаемых, а также для нахождения одного из слагаемых, когда известна сум- 13 ма и второе слагаемое. Оно состоит иэ трех одноразрядных сумматоров собранйых на операционных усилителях, каждый из которых отрабатывает результат на соответствующую пару полю- 20 сов (1).

Недостатком устройства является сложность функционирования из-эе необходимости представления информации в парафаэном поле и ограниченные функ-25 циональные возможности.

Наиболее близким к предлагаемоМУ по технической сущности является устройство для суммирования, .содержащее комбинационный и-разрядный сумматор ЗО и для обеспечения обратимости вЂ” элементы НЕ, 2" сумматоров по модулю 2, т.е. по два сумматора в каждом раэряде, первые входы которых подключены к первой входной шине слагаемых и к выходу второго инвертора своего разряда. Инверсные выходы полусумматоров каждой пары подключены соответственно к третьей и четвертой входным шинам слагаемых и через соответствующие инверторы соединены соответственl но с пятой и шестой входными шинами слагаемых, со вторыми входами своих полусумматоров и соответствующими входами комбинационйого и-раэрядноrd сумматора, выходы которого соедииены поразрядно с третьими входами полусумматоров и со входами второго элемента НЕ (2).

Недостатком устройства является низкая устойчивость работы, обусловленная в первую очередь циклическим переносом из старшего разряда в младший, а также наличием замкнутых. контуров в каждом разряде, организованных из-последовательно соединенных инверторов, необратимого сумматора и сумматора по модулю. Кроме того, к недостаткам устройства относятся сложность функционирования из-за

824204 йеобходимости задания информации в истинных значениях и ее отрицаниях, а также представления положительных чисел в прямом коде, а.отрицательныхвЂ” в обратном.

Цель изобретения вЂ” увеличение ус тойчивости работы, устранение цикли5 ческого переноса, обеспечение пред- ставления чисел в натуральном виде (положительных и отрицательных - в прямом коде) и функционирование обратимого и-разрядного сумматора в одно- о фазном коде.

Пбставленная цель достигается тем, что обратимый и-разрядный сумматор, содержащий и-разрядный сумматор и

2" сумматоров по модулю два, выполне- f5 но таким образом, что в i-й разряд обратимого и-разрядного сумматора (i--l,2, ...,и) введены два сумматора по модулю два, три элемента задержки и два элемента. И, выходы которых сое- щ динены с первыми входами первого и второго сумматоров по модулю два последупщего (+1)-го разряда (+1 п), вторые входы первого и второго сумматоров по модулю два подключены к выходам соответственно первого и второ5 го элементов задержки, .причем входные шины первого и второго слагаемых подключены ко вторым входам соответственно первого и второго сумматоров по модулю два и к первым и вторым входам о сумматора, входы первого и второго элементср задержки подключены соответственно к выходам третьего и четвертого сумматоров по модулю два и к первым входам первого и второго элементов И, вторые входы которых подключены к выходам соответственно первого и второго сумматоров по модулю два

B первым входаМ третьего и четвертого сумматоров по модулю два, вторые вхо- 4О ды которых соединены с выходной шиной .суммы обратимого и-разрядного сумматора и с выходом третьего элемента задержки, вход которого соединен с третьим входом суммы i-го суммато- 45 ра, выход переноса которого соединен е третьим входом (i+1)-го сумматора (i+1

На чертеже представлена схема обратимого сумматора для случая, когда информация представлена и-3 двоичными разрядами.

ОбратиМый и-разрядный сумматор содержит и необратимых одноразрядных сумматоров 1, 4 и сумматоров 2 по мо" дулю два, 3п элементов задержки 3 и 2п элементов И 4. Выход суммы одноразрядного сумматора 1 каждого разряда соединен через третий элемент 3 задержки с полюсом. суммы и первыми входами вторых сумматоров 2 по мо- 60 дули два, вторые входы которых соединены с выходами соответствующих первых сумматоров 2 по модулю два и первыми входами соответствующих элементов И 4, вторые входы которых подсоединены к выхс,;ам вторых сумматоров 2 по модулю два и через первый или второй элемент задержки вЂ” к полюсам слагаемых одноразрядных сумматоров 1 и первым входам соответствующих первых сумматоров 2 по модулю два. Выходы элементов И 4 каждого разряда соединены со вторыми входами соответствующих первых сумматоров rio модулю два последующего разряда.

Выход переноса каждого одноразрядного сумматора 1 подключен к третьему входу последующего разряда одноразрядного сумматора 1.

Работу обратимого и-разрядного сумматора поясним на примере опредеv, v ч ления суммы S=a+b первой a=S-Ь и второй Ь=ь-а разрядностей чисел S а, Ь, представленных в разрядной форме

v ч 2 1 о с л -. а О"

При этом в обратимом п-разрядном сумматоре сумма реализуется на необратимых одноразрядных сумматорах 1, а эффект обратимости организуется с помощью применения в каждом разряде четырех сумматоров 2 по модулю два, двух элементов И 4 и трех элементов. задержки 3, При подаче слагаемых векторов а и Ь на соответствующие полюсы слагаемых обратимого сумматора и после окончания переходного процесса на выходах сумм одноразрядных сумматоv ров 1 образуется значение вектора S, значение каждого i - го S разряда которого подается через элемент 3 задержки на,первые входы вторых сумматоров 2 по модулю два, на выходах которых образуются значения соответ„ствующих разрядов а", Ь векторов а и Ь.

При подаче вычитаемого S на полюсы, куда подается сумма, и вычитатеч ля .а на полюсы, куда подается слагае мое, после окончания переходного процесса на выходах соответствующих вторых сумматоров 2 по модулю два обратимого сумматора образуется величина Ь, значение --x разрядов Ь которой через элемент 3 задержки подается на входы одноразрядных сумматоров 1 и первые входы соответствующих сумматоров 2 по модулю два. На выходах сумм одноразрядных сумматоров 1 и выходах вторых сумматоров 2 по модулю два образуются соответственно 5 и а. При„подаче вычитаемого S и вычитателя b на полюсы сумм и слагаемого обратимого сумматора после окончания переходного процесса в последнем на выходах соответству:ощих вторых сумматоров 2 по модулю два образуется значение вектора а, значения i-х разрядов а" которого через элемент 3 задержки подаются на входы одноразрядных сумматоров 1 и первые входы соответствующих первых сумматоров 2 по модулю два.

824204

Кроме того, в устройстве, вследствие замены в каждом разряде шести элементов НЕ тремя пассивными элемен45 тами задержки, которые могут быть выполнены на катушках индуктивности, увеличивается -надежность его работы.

На выходах сумм одноразрядных сумматоров 1 и выходах соответствующих вторых сумматоров по модулю два образуются соответственно 5 и а.

Эффект обратимости в обратимом сумматоре достигается путем моделирования в ка ом разряде устройства 5 системы логических уравнений

5с1 ВОЮТ

p+" g ylang р1 ЧСРр1, 10

+1 51 Рс,1, с;" 1а- g, о=s es s"

1+1 1 1 .

2 15 где О+ вЂ” знак, обозначающий операцию сложения по модулю два ;

P, L, F вЂ” з наче ние переноса в l é разряд,: . 20

i=1,2,...,пИспользование элементов задержки, элементов. И и сумматоров по модулю два, а также введение новых связей между ними,.отличает предлагаемое устройство от известного, так как упрощается его функционирование из-за того, что информация задается не в истинных и инверсных значениях, как в известном, а только в истинных..В силу выражения (1)„ положенного в ос- ЗО нову функционирования устройства сложение и вычитание реализуется в прямых кодах, нет необходимости обращать код отрицательных чисел (вычитателя) в обратный, увеличивается ус- . З5 тойчивость работы благодаря тому, что в предлагаемом устройстве нет циклического переноса из старшего раз.ряда в младший, а также нет замкнутых контуров в каждом разряде из-за введения в соответствии с (1) значений переноса L0, F в i-й разряд.

Формула изобретения

Обратимый п-.разрядный сумматор

И содержащий и-разрядный сумматор и 2 сумматоров по модулю два, о т л ич а ю шийся тем, что, с целью увеличения устойчивости работы, устранения циклического переноса, представления чисел в натуральном виде и функционирования в однофазном коде, в i-й разряд обратимого и-разрядного сумматора (i=1,2,...,ï) введены два сумйатора по модулю два, три элемента задержки и два элемента И, выходй которых соединены с первыми входами . первого и второго сумматоров по модулю два последующего (i+1)-ro .разрядов (i+1an), вторые входы первого и второго сумматоров по модулю два подключены . к выходам соответственно первого и второго элементов задержки, причем входные шины первого и второго слагаемых подключены ко вторым входам соответственно первого и второго сумматоров по модулю два и к первым и вторый входам сумматора, входы первого и второго элементов задержки под-ключены соответственно к выходам третьего и четвертого сумматоров по модул1о два и к первым входам первого и второго элементов И, вторые входы которых подключены к выходам соответственно первого и второго сумматоров rio модулю два и первым входам третьего и четвертого сумматоров по модулю 2, вторые входы которых соединены с выходной шиной суммы обратимого и-разрядного сумматора и с выходом третьего элемента задержки, вход которого соединен с выходом суммы i-го сумматора, выход переноса которого соединен с третьим входом (i+1) -.ro сумматора (i+1

Источники информации, принятые .во внимание при экспертизе

1. Математическое моделирование и теория электрических целей. Сборник трудов. Вып. 11. Киев, "НауКова думка", 1973, с. 8-12 °

2. Авторское свидетельство СССР

9 514293, кл. G Об F 7/50, 1976 (прототип).

824204

Составитель В. Кайданов

Редактор А. Шишкина ТехредМ. Коштура Корректор Г. Наз арова

Заказ 2112/71 Тираж 745 Подписное

ВНИИПИ Государственного комитета СССР, no делам иэобретений и открытиЯ

113035, Москва, Ж-35, Раушская наб., д. 4/5 филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

Параллельный накапливающий сумматор // 813416

Устройство для суммирования и вы-читания двоично-десятичных кодов // 813415

Контролируемый сумматор // 811261

Устройство для вычитания // 811249

Суммирующее устройство // 807276

Одноразрядный десятичный сумматор- вычитатель // 807275

Вычитающее устройство с контролем // 807274

Устройство для контроля сумматора // 805317

Арифметико-логическое устройство // 805306

Способ сложения-вычитания чисел, кодируемых сигналами, и устройство для его осуществления // 2109325

Изобретение относится к автоматике и вычислительной технике и может быть использовано в дискретных автоматах для сложения - вычитания чисел, кодируемых трехуровневыми сигналами по ортогональным составляющим функций Попова

Сумматор кодов "1 из n" // 2129730

Изобретение относится к цифровой связи, автоматике и вычислительной технике и может быть использовано при реализации параллельных выделителей канальных цифровых сигналов, устройств сигнализации и устройств для подсчета количества единиц в двоичной комбинации

Нейропроцессор, устройство для вычисления функций насыщения, вычислительное устройство и сумматор // 2131145

Вычислительное устройство // 2132083

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении универсальных и специализированных управляющих устройств, а также вычислительных устройств

Способ полного сложения - вычитания чисел, кодируемых сигналами, и устройство для его осуществления // 2132566

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в дискретных автоматах для сложения-вычитания чисел, кодируемых трехуровневыми сигналами по ортогональным составляющим функций Попова

Способ суммирования чисел // 2145113

Изобретение относится к вычислительной технике, в частности к способам суммирования чисел, и может быть использовано при построении арифметических устройств ЭВМ для повышения их быстродействия

Схема ускоренного переноса (варианты) // 2149443

Изобретение относится к электронике и предназначено для использования в сумматорах чисел в двоичном представлении

Одноразрядный сумматор на моп транзисторах // 2152641

Изобретение относится к вычислительной технике и может быть использовано при проектировании вычислительных узлов в составе специализированных БИС на основе МОП транзисторов

Схема ускоренного переноса (варианты) // 2155371

Реконфигурируемый асинхронный сумматор-умножитель // 2159464

Изобретение относится к техническим средствам информатики и вычислительной техники и может быть использовано в высокоскоростных арифметико-логических устройствах, в том числе для вычисления быстрого преобразования Фурье и сверток по методу Винограда