Преобразователь двоичного кода вдвоично-десятичный

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОР(:КОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

{ii>851394 (61) Дополнительное к ввт. свид-ву— (22) Заявлено, 261179 (21) 2847742/18-24 с присоединением заявки ¹ (23) Приоритет—

Опубликовано 3007.81. Бюллетень ¹ 28

Дата опубликования описания 30.0781 (51)М. Кл.

G 06 F 5/02

Государственный комитет

СССР по делам изобретений н открытий (53) УДК 681. 325 (088. 8) (71) заявители (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ДВОИЧНОДЕ СЯТИЧНЫЙ

Изобретение относится к автомати- ке и вычислительной технике и может быть использовано при построении преобраз ователей кодов .

И э в ест е н пре обр аз ов а тел ь дв оич ного кода в двоично-десятичйый, содержащии регистр двоичного числа, распределитель импульсов, шифратор, двоичн о-десятичный сумматор, элеме нты И, первый вход каждого из которых соединен с соответствующим выходом регистра двоичного числа, а выход с соответствующим входом шифратора, выходы которого соединены со входами двоично-десятичного сумматора 1).

Недостаток такого устройства состоит в низком быстродействии, связанном с последовательным опросом всех разрядов двоичного числа.

Наиболее близким к предлагаемому по технической сущности и схемному построению является преобразователь двоичного кода в двоично-десятичныйт содержащий регистр двоичного числа, шифратор, двоично-десятичный сумматор1 входы которого соединены с соответствующими выходами шифратора, распределитель импульсов и группы элементов И, выходы которых соединены с соответствукщими входами шифратора, З0 первые входы элементов И каждой группы соединены с соответствующим выходом распределителя импульсов, а вторые входы элементов И к ажцой группы соединены с выходами тех разрядов регистра, двоичного числа, значение весов которых не содержит единиц в одних и тех же разрядах, последний выход распределителя импульсов является управляющим выходом преобразователя (2).

Недостатком этого преобразователя является также относительно низкое быстродеиствие, связанное с тем, что количество тактов опроса постоянно и не з ависит от преобразуемого двоичного числа, так к ак рас пределит ель импульсов генерирует последовательность импульсов с интервалами, рассчитанными на максимально возможное преобразуемое число. Поэтому коды, представляемые малым количеством двоичных разрядов, пре образ уют ся неоправданно медленно.

Цель изобретения — повышение быстродействия.

Для достижения указанной цели в преобразователь двоичного кода в двоично-десятичныи, содержащий регистр двоичного числа, шифратор, двоично851 394 десятичный сумматор, входы которого соединены с соответствующими выходами шифратора, распределитель- импульсов и группы элементов И, выходы которых соединены с соответствующими входами шифратора, первые входы элемз нтов И каждой группы соединены с соответствукицим выходом распределителя импульсов, а вторые входы элементов И каждой группы соединены с выходами тех разрядов регистра двоичного числа, значение весов которых не содержит единиц в одних и тех же разрядах дв оично-десятичного числа, последний выход распределителя импульсов является управляющим выходом преобразователя, введена дополнительная группа из (n-1) элементов ИЛИ, где n — число групп элементов ИЛИ, а распределитель импульсов содержит последовательно соединенные генератор одиночных импульсов, (n — 1) блок управляемой задержки и элемент задержки, выход которого является последним выходом распределителя импул ьсов, входы i ãî (i = 1,...,n — 1) элемента

ИЛИ. дополнительной группы соединены со вторыми входами элементов И (1 +

+ 1)-ой группы, а выход i-ro элемента И дополнительной группы соединен с управляющим нходом i ãî блока управляемой з адержки.

Поставленная цель достигается также тем, что в преобразователе двоичhol"о кода в двоично-десятичный блок управляемой задержки содержит элемент и первый и второй элементы И, выходы которых через элемент ИЛИ подключены к выходу блока управляемой задержки, первый вход первого элемента И соединен с инверсным входом второго элемента И и является управляющим входом блока управляемой задержки, сигнальный вход которого соединен со вторым входом второго элемента И и через элемент задержки со вторым входом первого элемента H.

На фиг. 1 приведена блок-схема предлагаемого преобразователя на

Ю фиг. 2 — схема блока управляемой задержки.

Преобразователь двоичного кода н двоично-десятичный содержит распределитель 1 импульсов, группы элементов И 2, регистр 3 двоичного числа, двоично-десятичный сумматор 4, дополнительную группу элементов ИЛИ 5,блок б управляемои задержки, генератор 7 одиночных импульсов, элемент 8 задержки, шифратор 9.

Преобраз ов атель работае т следующим образом.

Генератор 7 одиночных импульсов запускает преобраэонание подачей импульса на вход первого блока с управляемой задержки. При этом на входы первого элемента ИЛИ 5 дополнительной группы воздействуют выходы первой группы двоичных разрядов таким образ ом, ч то в случае отсутствия з н ачащих единиц в первой группе на выходе. первого элемента ИЛИ 5 будет сигнал логического нуля. Блок 6 управляемой задержки работает таким образом, 5 что при воздействии логического нуля задержка в передаче импульса с его входа на выход отсутствует. Поэтому при отсутствии значащих единиц в опрашинаемой группе разрядов происходит мгновенный переход к опросу следующей группы. Таким образом, импульс будет без задержки переходить через группы разрядов, н которых информация отсутствует до тех пор, пока не будет опрошена та группа, где есть хотя бы

15 один значащий разряд. При этой на выходе соответствукщегo второго элемента ИЛИ 5 дополнительной группы присутствует сигнал логической единицы, воздействие к оторого н а вход сн сего блорр ка управляемой задержки приводит к задержке импульса на выходе данного блока б на время, достаточное для суьмирования значащего двоично-десятичного кода в сумматор 4. Элемент 8 задержки обеспечивает постоянную задержку сигнала "Конец преобразования" н а в ремя ок он чан ия пере х одных проце ссон в сумматоре 4.

Блок б управляемой задержки содержит элементы 2 И 10 и 11 с открытыми

Зр коллекторными выходами, элемент ИЛИ 1? который может быть выполнен проводным, выход 13 блока б управляемой задержки, сигнальный вход 14 передаваемого импульса, упранлякщий вход

З5 15, элемент 1 б з адержки.

Если на вход 15 подан нулевой уровень, то сигнал со входа 14 проходит на выход через элемент И 11, минуя элемент задержки 16. В этом случае

4р задержка срабатывания блока 6 определяется только задержкой элемента

И 11, Если же на вход 15 подан единичныи сигнал, то задержка блока б определится суммой задержек элементов

45 10 и 16. Следует отметить, что выходы элементов И 10-11 могут быть объединены при помощи элемента ИЛИ.

Таким обраэом, время преобразования уменьшается и зависимости от преобразуемого двоичного числа.

Формула изобретения

1. Преобразователь двоичного кода

55 н двоично-десятичный, содержащий регистр двоичного числа, шифратор, двоична-десятичный сумматор, входы которого соединены с соответствующими выходами шифратора, распредели@ тель импульсов и группы элементов И, выходы которых соединены с соответствующими входами шифратора, первые входы элементов И каждой группы соединены с соответствующим ныходсм распределителя импульсов, а вторые нхо851394 ды элементов К каждой группы соединены с выходами тех разрядов регистра двоичного числа, значение весов которых не содержит единиц в одних и тех же разрядах, последний выход распределителя импульсов является управляющим выходом преобразователя, о тл и ч а ю шийся тем, что, с целью увеличения быстродействия, в него введена дополнительная группа из (n — 1) элементов ИЛИ, где n — число групп элементов ИЛИ, а распределитель импульсов содержит последовательно соединенные генератор одиночных импульсов (п-1) блок управляемой задержки и элемент задержки, выход которого является последним выходом 15 распределителя импульсов, входы i-го (i - 1,...,n — 1) элемента ИЛИ дополнительной группы соединены со вторыми входами элементов И (i + 1)-ой группы, а выход i-го элемента. ИЛИ Щ дополнительной группы соединен с управляющим входом i-ro блока управляемой задержки.

2. Преобразователь по п. 1, о тл и ч а ю шийся тем, что в нем блок управляемой задержки содержит элемент задержки и первый и второй элементы И, выходы которых через элемент ИЛИ подключены .к выходу блока управляемой задержки, первый вход первого элемента И соединен с инверсным входом второго элемента И и является управляющим входом блока управ ляемой задержки, сигнальный вход которого соединен со вторым входом второго элемента И и через элемент задержки со вторым входом первого элемента И.

Источники информации, принятые во внимание при экспертизе

1. Сухомлинов M. M., Выхованец В. H.

Преобразователи кодов чисел. Киев, "Техника", 1965, с. 55-59, рис. 7.

2. Авторское свидетельство СССР

Р 637808, кл. G 06 F 5/02, 1978.

851394

Тираж 745 Подпнс ное

ВНИЙПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 6357/68

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Составитель М. Аршав ский

Редактор Н. Безродная Техред A. Савка Корректор С. Некмар