Преобразователь параллельного кода в последовательный

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВ ЕТИЛЬСИУ

Союз Советских

Социалистических

Республик

<>855651 (63) Дополнительное к авт. сеид-ву (я)м. кл.з (22) Заявлено 1111.79 (21) 2837009/18-24 с присоединением заявки Йо

G 06 F 5/02

Государственный комитет

СССР но делам изобретений и открытий (23) Приоритет

Ф

Опубликовано 150881. Бюллетень М 30 (53) УДК 681. 325 (088.8) Дата опубликования описания 15.0881 (72) Авторы изобретения

В. В. Куванов, В.И. Шаповалов, Г.А. Куз н В.И. Редченко

I р Л (71) Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ ПАРАЛЛЕЛЬНОГО КОДА

В ПОСЛЕДОВАТЕЛЬНЫЙ

Изобретение относится к автоматике и вычислительной технике и предназначено для использования в различного типа счетно-решающих устройствах, системах и приборах автоматического контроля и регулирования, а также в других. устройствах, осуществляющих преобразование дискретной информации.

Известен преобразователь параллельного кода в последовательный, содержащий регистр хранения информации, выполненный на триггерах, подключенных через двухвходовые первые и вторые элементы H к выходному !5 триггеру, и распределитель импульсов, выходы которого соединены со вторыми входами первых и вторых элементов И, первые входы которых соединены с выходами триггеров регистра 20 хранения, а выходы всех первых и выходы всех вторых элементов И соответственно объединены в группы и подсоединены к, единичному и нулево- му входам выходного триггера, выход 25 которого подсоединен к выходу преобразователя 1).

Недостаток данного преобразователя состоит в невозможности его ис-. 30 пользования прн большой частоте обмена информационными словамн.

Наиболее близким к предлагаемому является преобразователь параллельного кода в последовательный, со держащий сдвиговый регистр, группу элементов И и выходной элемент И (2).

Недостатком данного преобразователя является относительно низкое быстродействие.

Цель изобретения — увеличение быстродействия преобразователя.

Поставленная цель достигается тем, что в преобразователь параллельного кода в последовательный, содержащий сдвиговый регистр, группу элементов И и выходной элемент И, введены дешифратор, регистр управления, входной счетчик, элемент И, счетчик управления, коммутатор и группа сдвиговых регистров, причем выходы старших разрядов всех сдвиговых регистров соединены с информационными входами коммутатора, управляющие вхоща которого соединены с выходами счетчика управления, а выход . коммутатора соединен с первьве входом выходного элемента И, второй вход которого соединен с тактовым входом преобразователя, с первыми входами

855651 элементов И, с тактовым входом входного счетчика и с первым входом эле-. мента И, остальные входы которого соединены с выходами входного счетчика, а выход элемента И соединен с управляющими входами счетчика управления и регистра управления, выходы которого соединены со вторыми входами элементов И группы, выходы которых соединены со входами сдвига

I соответствующих сдвиговых регистров, управляющие входы которых соединены с соответствующими выходами дешифратора, а информационные входы сдвиговых регистров являются информационными входами преобразователя, вход дешифратора является адресным входом преобразователя, вход сброса входного счетчика, счетчика управления и регистра управления является входом сброса преобразователя, а выход выходного элемента И является выходом преобразователя.

На чертеже представлена функцио— нальная схема преобразователя параллельного кода в последовательный.

Преобразонатель параллельного кода в последовательный содержит и сдвигоных регистров 1, дешифратор 2, регистр 3 управления, представляющий собой кольцевой сдвигающий регистр, группу из и элементов И 4, входной счетчик 5, элемент И б, счетчик 7 управления, коммутатор 8,,выходной элемент И 9. Выходы дешифратора 2 соединены с стробирующими входами соответствующих сдвиговых регистров 1, выходы последних разрядов которых соединены с информационными входами коммутатора 8, управляющие входы которого соединены с выходами разрядов счетчика 7 управления, управляющий счетный вход которого объединен со входом регистра 3 управления и с выходом элемента И 6. Входы элемента И б соединены с выходами разрядов входного счетчика 5 и с тактовым входом преобразователя. Этот вход также соединен со вторым входом выходного элемента

И 9 и элементов И 4, группы, первые входы которых соединены соответственно с выходом коммутатора 8 и с выходами соответствующих разрядов регистра 3 управления, а выходы элементов И 4 группы соединены с тактовыми входами соответствующих сдвиговых регистров 1. Вход сброса соединен с установочными входами регистра 3 управления, входного счетчика

5 и счетчика 7 управления. Вход 10 подачи параллельного кода н сдвиговый регистр 1 соединен с информационными входами сднигоных регистров 1 храненкя, адресный вход 11 со входами дешифратора 2.

Устройство для преобразования параллельного кода в последовательный работает следующим образом.

Через вход 10 в сднигоные регист- ры 1 подается параллельный код, который необходимо перобразонать в последовательный, а через вход 11 одновременно с преобразуемым кодом в дешифратор 2 подается его адрес.

Расшифрованный дешифратором 2 адрес производит запись информации н соответствующий сдвигоный регистр 1.

Таким образом, массив информации, подлежащий преобразованию, записывается с большой частотой и соответствующие регистры 1.Затем происходит процесс преобразования информации. По входу сброса поступает сиг- . нал, который "обнуляет" входной счетчик 5, счетчик 7 управления и все, кроме первого, разряды регистра

3 упранления, а его первый разряд устанавливается н 1. При этом н начальный момент времени регистр 3

20 управления открывает элемент И 4 группы, управляемый импульсами сдвига первого регистра 1, р счетчик 7 управления, выдавая сигналы на управляющие входы коммутатора 8, 25 открывает вход для информации, поступающей с первого регистра 1. По тактовому входу поступает и пачек синхроимпульсов, по числу сдвиговых регистров 1 — по шестнадцать синхроимпульсов в каждой пачке. Синхроимпульсы поступают на вход входного счетчика 5, который работает по модулю 16 и на входы выходного элемента

И 9 и элементон И 4 группы. При этом каждый синхроимпульс стробирует информации, поступающую с выхода коммутатора 8, на вход выходного элемента И 9 проходит через открытый элемент И 4 группы на вход соответствующего регистра 1, осуществляя по

40 заднему фронту сдвиг информации в нем и увеличивая содержимое входного счетчика 5. Таким образом, синхроимпульсы пачки пройдут через открытый элемент И 4 группы на нход

45 соответствующего регистра 1, осуществив его полный сдвиг, с одновременным стробированием каждого бита информации на входе выходного элемента И 9 и выдачи его на выход пре5О образонателя. Входной счетчик 5 по заднему фронту каждого пятнадцатого синхроимпульса каждой пачки открывает элемент И б и шестнадцатый синхроимпульс каждой пачки проходит на выход элемента И 6 и осуществляет сдвиг единицы в регистре 3 управления, произйодит переключение синхроимпульсов на сдвиг информации в следующем регистре 1 и изменение счетчика 7 управления на единицу, осуществляя переключение следующего входа коммутатора 8 на его выход. Получается, что каждая пачка синхроимпульсов производит сдвиг информации в соответствующем регистре 1 и осу65 ществляет его по заднему фронту

855651!

20

25 шестнадцатого синхроимпульса пачки переключение синхроимпульсов на вход след „ющего регистра 1, и соответственно подключение его выхода коммутатором 8 на вход выходного элемента И 9. По окончании преобразования всей информации устройство находится в исходном состоянии.

Данный преобразователь по сравнению с известным обеспечивает повышение быстродействия на величину, определяемую временем преобразования одного информационного слова. Это достигается тем, что в отличие от известного, который каждое принятое информационное слово сразу преобразовывает, предлагаемое устройство принимает весь массив входной информации, а затем его преобразовывает. Такое построение исключает возможность искажений последующей входной информации на момент преобразования предыдущей.

Формула изобретения

Преобразователь параллельного кода в последовательный, содержащий сдвиговый регистр, группу элементов

И и выходной элемент И, о т л и— ч а ю шийся тем, что, с целью увеличения быстродействия, в него введены дешифратор, регистр управления, входной счетчик, элемент И, счетчик управления, коммутатор и группа сдвиговых регистров, причем выходы старших разрядов всех сдвиговых регистров соединены с информационными входами коммутатора, управ ляющие входы которого соединены с выходами счетчика управления, а выход коммутатора соединен с первым входом выходного элемента И, второй вход которого соединен с тактовым входом преобразователя,с первыми входами элементов И группы,с тактовым входом входного счетчика и с первым входом элемента И, остальные входы которого соединены с выходами входного счетчика, а выход элемента И соединен с управляющими входами счетчика управления.и регистра управления, выходы которого соединены со вторыми входами элементов И группы, выходы которых соединены со входами сдвига соответствующих сдвиговых регистров, управляющие входы которых соединены с соответствующими ходами дешифратора, а информационные входы сдвиговых регистров являются информационными входами преобразователя, вход дешифратора является адресным входом преобразователя, вход сброса входного счетчика, счетчика управления и регистра управления является входом сброса преобразователя, а выход выходного элемента И является выходом преобразователя.

Источники информации, принятые во внимание при экспертизе

1. Ипяпоберский В.И. Основы техники передачи дискретных сообщений.

М., "Связь", 1973, с. 141, рис.3,31.

2. Авторское свидетельство СССР

9. 217712, кл. G 06 F 5/04, 06.02.67 (прототип)., 855651

Составитель М. варшавский

Редактор Н. Минко Техред М.Коштура- Корректср С. Номак

Заказ 6915/69 Тираж 745 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Филиал ППП "Патент", r.Óæãîðîä, ул.Проектная, 4