Устройство для восстановления процессора после сбоя

 

CoIo3 Советскик

Социаиистичесник

Ресиубиик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИ ЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 071279 (21) 2848898/18-24 15.!)М. Ки. с присоединением заявки Но

G F 11/12

ГосуаарстаеииыА комитет

СССР ло аман изобретеииА и открыти А (23) Приоритет

Опубликовано 23.08.81. Бюллетень М 31

Дата опубликования описания 23.0881 (S3) У4К 881. 3 (088.8) (72) Авторы изобретения

А.П. Запальский, В.A. Безруков и В.Б; Шкляр с

/ (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ВОССТАНОВЛЕНИЯ ПРОЦЕССОРА

ПОСЛЕ СБОЯ

2 1

Изобретение относится к вычислительной технике и предназначено для организации восстановления в случае сбоев в процессорах, использующих микропрограммный принцип управления.

Известно устройство восстановления процессора путем повторения крманд при сбое, которое содержит специальные регистры хранения, в которых запоминается информация,необходимая для повторения команды, ДЛя запоминания факта изменения операндов во время вьп олнения команд устройство содержит триггер изменения исходных данных, который устанавливается при тэ выполнении микрокоманд записи результатов и указывает, что операнды команды могут измениться. Значение триггера определяет действия, необходимые для повторения команды j1). 20

Недостатком известного устройства является то, что оно требует дополнительных затрат оборудования для сохранения необходимой информации в случае невозможности повторения команды (выполнялась системная операция — прорывание, обновление таймера и т.д.), Известно также устройство восстановления процессора путем повторения 30 микрокоманд при сбое, содержащее спе" циальные регистры повторения запоминающие адрес сбойной микрокоманды, операнды микрооперации и дополнительную информацию, необходимую для повторения. В случае фиксации сбоя в узле контроля осуществляется переход на микропрограмму повторения сбойной микрокоманды P).

Недостатком этого устройства является малая эффективность восстановления сбоев, так как обработка сбоя начинается сразу же после фиксации его в узле контроля устройства, и также потеря управления в случае постоянного сбоя.

Наиболее близким техническим решением к предлагаемому изобретению является устройство для восстановления процессора после сбоя, содержащее блок микропрограммного. управления и синхронизации, блок обработки данных, узел контроля и узел микропрограммных прерываний, первый выход которого соединен с первым входом блока микропрограммного управления и синхронизации, первый и второй выходы которого соединены с первым и arop входами узла контроля, третий вход которого соединен с первым выходом блока

857999 обработки, а первый выход узла контроля соединен с первым входом узла микропрограммных прерываний 3).

Недостатком устройства является низкая эффективность восстановления, так как условия, вызвавшие сбой (изменение питающих напряжений, контактные явления и т.д.), имеют время действия, большее чем рабочий цикл прорессора. Поэтому обработка сбоя сразу же может привести к неповторяемой ситуации. Кроме этого, устройство может привести к потере управления в случае зацикливания микропрограммы повторения из-за наличия постоянного сбоя в процессоре.

Целью изобретения является повыше- !5 ние надежности и расширение функциональных воэможностей устройства эа счет обеспечения процесса восстановления с различным напряжением пита" ния.

Поставленная цель достигается тем, что в устройство для восстановления процессора после сбоя, содержащее блок микропрограммного управления, синхронизатор, блок обработки данных, Q5 блок контроля и блок формирования ад реса микрокоманд, причем первый,второй и третий выходы блока микропрограммного управления соединены соот- ветственно с первым и вторым входом ЗО блока контроля и с первым входом блока обработки данных, выход которого соединен с третьим входом блока контроля, первый выход блока контроля соед нен с первым входом блока форин- З рования адреса микрокоманд, первый выход которого соединен с первым входом блока микропрограммного управления, введены первый и второй счетчики, первый и второй дешифраторы, первый и второй триггеры, элемент И, ре- « гистр, индикатор отклонен .я напряжения питания, причем выход элемента

И соединен с первым входом первого триггера, выход которого соединен с входом синхронизатора, четвертый и 4$ пятый выходы блока микропрограммного управления соединены соответственно с первым входом второго триггера и с первым входом второго счетчика,второй выход блока контроля соединен с ур первым входом элемента И и с вторым входом второго триггера, выход кото. рого соединен с вторым входом элемента И, выход синхронизатора соединен с первым входом первого счетчика, выход которого соединен с первым входом первого дешифратора, выход которого соединен с вторыми входами перaoro счетчика и первого триггера, Ф первый вход устройства соединен с входом индикатора отклонения напря- 40 жения питания, выход которого соединен с вторым входом первого дешифратора, второй выход блока формирования адреса микрокоманд соединен с вторым входом второго счетчика, вы- 65!

:.ход которого соединен с входом второго дешифратора, выход второго дешифратора соединен с вторым входом блока формированиг. адреса микрокоманд, второй выход блока обработки данных соединен с первым входом регистра, первый и второй выходы которого соединены соответственно с первьм выходом устройства и вторым входом блока обработки данных.

Кроме того, блок микропрограммного управления содержит блок памяти микрокоманд, .регистр микрочоманд и дешифратор микрокоманд, причем первый вход блока памяти микрокоманд соединен с входом блока, выход блока памяти микрокоманд соединен с первым входом регистра микрокоманд, первый, второй и третий выходы которого соединены соответственно с первьм выходом блока, с вторым входом блока памяти микроиоманд, с входом дешифратор микрокоманд, первый, второй, третий и четвертый выходы дешифратора микрокоманд являются соответственно вторым, третьим, четвертым и пятым выходами блока.

На фиг. 1 представлена блок-схема устройства для восстановления процес сора после сбоя, на Фиг . 2 — блок микропрограммного управления и синхронизатор.

Устройство содержит блок 1 микропрограммного управления, блок 2 обработки данных, блок 3 формирования адреса микрокоманд, блок 4 контроля, элемент И 5, синхронизатор б, первый триггер 7, первый счетчик 8, второй счетчик 9, первый дешифратор 10, второй дешифратор 11, индикатор 12 отклонения напряжения питания, регистр 13, второй триггер 14 (Фиг. 1).

Первый выход блока 3 соединен с первым входом блока 1 микропрограммного управления, первый и второй выходы которого соединены с первым и вторым входами блока 4 контроля, третий вход которого соединен с первым выходом блока 2 обработки данных, а первый выход блока 4 соединен с йервым входом блока 3. Первый вход элемента И

5 соединен с вторым выходом блдка 4 контроля.и с первым входом второго триггера 14, выход которого соединен со вторым входом элемента И 5, выход которого соединен с первым входом первого триггера 7, выход которого соединен со входом синхронизатора 6 ° Четвертый выход блока 1 соеди нен с вторым входом второго триггера 14, а выход синхронизатора 6 соединен с первым входом первого счетчика 8, выход которого соединен с первым входом первого дешифратора 10, выход которого соединен с вторым входом первого счетчика 8 и вторым входом первого триггера 7. Второй вход первого дешифратора 10 соединен с выходом индикатора 12 отклонения

857999

Блок 3 формирования адреса микрокоманд предназначен для выработки начального адреса входа микропрограммного прерывания, который используется для считывания микрокоманды Hs памят:. микропрограмм 15 в регистр мик65 напряжения питания, вход которого соединен с устройством питания процессора, которое соединено с первым выходом регистра 13, осуществляющего управление выходным напряжением питания процессора, второй выход и вход ре,истра 13 соединены соответственно 5 с вторым входом и вторым выходом блока 2 обработки данных, первый вход которого соединен с -ретьим выходом блока 1 микропрограммного управления, пятый выход которого соединен с первым входом второго. счетчика 9, второй вход которого соединен с вторым выходом блока 3, второй вход которого соединен с выходом второго дешифратора 11, вход которого соединен с выходом второго счетчика 9.

Блок 1 микропрограммного управления вырабатывает управляющие сигналы для всего устройства ° Блок микропрограммного управления и синхронизатор (фиг. 2) содержит блок 15 памяти микрокоманд, регистр 16 микрокоманд и дешифратор 17 микрокоманд, генератор

18, счетчик 19, дешифратор 20, элементы И 21-26 и триггер 27 запуска синхронизации. Выход генератора 18 соединен с входом элемента И 26 и счетчиком 19, выход которого соединен с дешифратором 20, первый выход. которого соединен с первым входом элемента И 21, второй выход. соединен ЗО. с первым входом элемента И 22, третий выход соединен с первыми входами элементов И 23-25, вторые входы элементов И 21-23 соединены с выходом триггера 27 запуска синхронизации 35 первый вход которого соединен с выходом элемента И 24, второй вход которого соединен с выходом триггера

7 останова синхронизации и вторыми входами элементов И 25 и 26, выходы которых соединены соответственно с вторым входом триггера 27 запуска синхронизации .и выходом синхронизатора, вход дешифратора 17 микрокоманд соединен с выходом регистра 16 мийрокоманд, второй выход которого сое-, динен с входом блока 15, выход которого соединен с входом регистра 16, а второй вход соединен с блоком 3, первый, второй, третий и четвертый выходы дешифратора 17 соединены соот- 5О ветственно с блоком 4 контроля, блоком 2 обработки данных, вторымсчетчиком 9 и вторым триггером 14 режима повторения, регистр 16 микрокомаид соединен с блоком 4 контроля. Выходы 55 элементов И 21-23 соединены с всеми блоками и узлами устройства. Элементы И 21-23 вырабатывают синхросигналы СИ1, СИ2 . и СИЗ. рокоманд 16 (фиг. 2), и содержит р.— гистр адреса формирова1 ° ь адреса и два элемента И

Блок 2 обработки данных предназначен для обработки информации под управлением блока 1. В состав б. ока 2 входит память, в которой хранится обрабатываемая информация и промежу-. точные результаты, узел арифметическо-логических операций, который осуществляет необходимые действия по обработке информации.

Блок 4 контроля предназначен для контроля правильности функционирования блока 2 обработки данных,с блока

1 и блока б и выработки суммарного сигнала ошибки. Блок 4 контроля состоит из элементов сложения по модулю два, элемента ИЛИ и регистра ошибок.

Регистр 13 управления выходньм напряжением питания предназначен для управления выходным напряжением вторичных источников питания процессоров. Выход регистра 13 соедчнен с устройстьом питания процессора, другой выход соединен с блоком 2 обработки данных, а вход соединен с блоком 2 обработки данных. Регистр 13 доступен микропрограмме и состоит иэ адресной части — адреса вторичного источника питания и управления режимом профконтроля, содержащего два бита: pp — напряжение вторичного источника питания номинально ., 01 напряжение вторичного источника питания, отличается на -5% от номинала, 10 — напряжение вторичного источника питания, отличается на +5% от номинала.

Первый триггер 7 останова синхронизации предназначен для управления режимом работы процессора (при установке триггера процессор переходит в состояние "Останов" ).

Второй триггер 14 режима повторения предназначен для фиксации обработки ошибки (т.е. индицирует нахождение в микропрограмме повторения) и определяет реакцию устройства на ошибку.

Индикатор 12 отклонения напряженияпитания представляет собой триггер, который устанавливается в случае выхода напряжения питания процессора за определенные рамки (+5%) от номинала и сбрасывается в противном случае.

Устройство работает следующим образом.

Сбой, возникший в одном из блоков устройства, обнаруживается блоком 4 контроля и поступает на вход элемента И 5 v. второго триггера 14 режима повторения, устанавливая его, одновременно происходит установка и первого триггера 7 останова синхронизации, выход которого поступает в блок б на входы элементов И 24,25, 26. В конце выполнения микрокоманды (по

857999 последнему синхроимпульсу СИЗ) устанавливается триггер 27 запуска синхронизации, блокируя выдачу синхросигналов элементами И 21-23, тем самым процессор переводится в состояние "Останов". Сигнал с выхода триггера 7 поступает на вход элемента И

26, разрешая прохождение сигнала генератора 18 через элемент И 26 на ,первый счетчик 8. После достижения заданного значения первого счетчика, при отсутствии установленного индикатора 12, первый дешифратор 10 вырабатывает сигнал, сбрасывающий первый счетчик 8 в исходное состояние и первый триггер 7, тем самым разрешая сброс триггера 27 по сигналу из дешифратора 20. После сброса триггера

27 разрешается выдача синхроимпуль.:ов элементами И 21-23, т.е. процессор переводится в состояние "Работа".

Если индикатор 12 установлен,пер- 39 вый дешифратор 10 вырабатывает сиг- нал сброса первого счетчика 8 и первого триггера 7 при максимальном значении счетчика. Индикатор 12 устанавливается в случае отклонения напряжения питания or номинала по сигналам иэ устройства питания процессора.

Поэтому максимальное значение первого счетчика 8 выбирается таким образом, чтобы время пересчета первого счетчика 8 до максимального значения было больше, чем время флуктуации напряжения питания. Сигнал ошибки из блока 4 поступает на вход блока 3, который вырабатывает запрос на микропрограммное прерывание, по которому в следующем цикле работы устройства блок 3 формирует адрес, передаваемый в качестве следующего адреса микрокоманды в блок 15 памяти микрокоманд в блок 1. О

В ходе выполнения микрог эограммы повторения второй триггер 14 установ- лен, поэтому по следующим сигналам ошибки процессор не переводится в состояние "Останов". В конце микро- ф5 программы повторения производится сброс второго триггера 14.

Регистр 13 задает изменение напряжения питания для вторичных источников питания процессора. Регистр 13 $Q доступен микропрограмме, поэтому, в случае безуспешного повторения сбоя, делается еще ряд повторений при различных значениях напряжений вторично< источников питания.

В случае возникновения постоянного сбоя (отказа) возможна потеря управления иэ-эа заклинивании микропрограммы повторения. Поэтому устройство содержит второй счетчик 9, на вход которого из блока 3 с выхода Ф0 элемента подается сигнал в случае запроса на микропрограммное прерывание на микропрограмму повторения.

Счетчик 9 сбрасывается в исходное состояние сигналом иэ блока 1 и иэ 65 дешифратора 17 микрокоманд в конце выполнения каждой команды процессора.

Если за время выполнения одной команды второй счетчик 9 достигнет задан ного значения (например 256), второй дешифратор 11 вырабатывает сигнал,поступающий в блок 3, что вызывает, по следующему сигналу ошибки из блока

4, выработку на выходе блока 3 адреса микропрограммного прерывания,отличного от адреса микропрограммы повторения.

Любой случайный сбой является следствием изменения параметров вычислительной системы. Примерами таких параметров являются температура,напряжение питания, время нарастания сигнала, время задержки на элементах, контактные явления и T.ä. Параметры изменяются не мгновенно, а в течение некоторого промежутка времени, которое как правило, больше, чем рабочий цикл вычислительной системы. Следовательно, немедленная обработка сбоя (как в известном устройстве) может привести к ряду ошибок, которые сделают восстановление вычислительного процесса невозможным. В предлагаемом ус ройстве по сигналу ошибки процессор переводится в состояние "Останов", которое максимально устойчиво к любой причине сбоя, и лишь спустя промежуток времени, определяемых устройством, начинается обработка сбоя.

Тем самым устройство обеспечивает эффективное восстановление вычислительного процесса. После первого неудачного повторения устройство делает ряд повторений при различных значениях напряжения питания, что позволяет повторить сбои, связанные со старением микросхем. Предлагаемое устройство переводит процессор в состояние "Останов" по первой ошибке, и если в ходе обработки ошибки она появляется снова, процессор в состояние "Останов" не переводится, что не увеличивает время обработки данной ситуации процессором.

При возникновении постоянного сбоя (отказа) предлагаемое устройство обеспечивает сохранность управле", ния, так.как происходит передача управления микропрограмме обработки данной ситуации. В известном устройстве произойдет зацикливание на микропрограмму повторения,т.е.потеря управления вычислительным процессором.

Таким образом, можно сделать заключение, что предлагаемое изобре- тение значительно увеличивает надевность процессора.

Формула изобретения

Устройство для восстановления процессора после сбоя, содержащее блок микропрограммного управления, синх857999 ронизатор, блок обработки данных, блок контроЛя и блок формирования адреса микрокоманд, причем первый, второй и третий выходы блока микропрограммного управления соединены соответственно с первым и вторым входом блока контроля и с первым входом блока обработки данных, выход кото-. рого соединен с третьим входом блока контроля, первый выход лока контроля соединен с первым входом блока. формирования адреса микрокоманд,первый выход которого соединен с первым входом блока микропрог раммного управления, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности и расширения функциональных возможностей за счет обеспечения процесса восстановления с различным чапряжением питания, в устройство введены первый и второй счетчики, первый и второй дешифраторы, первый и второй триггеры, элемент И, регистр, индикатор откпонения напряжения питания, причем выход элемента И соединен с первым входом первого триггера, выход которого соединен с входом синхронизатора, четвертый и пятый выходы блока микропрограммного управления соединены соответственно с первым входом второго триггера и с первьм входом второго счетчика; второй выход блока контроля Соединен с первым входом элемента И и с вторым вхо" дом второго триггера, выход которого соединен с вторым входом элемента

И, выход синхронизатора соединен с . первым входом первого счетчика, выход которого соединен c первым входом первого дешифратора, выход кото рого соединен с вторыми входами первого счетчика и первого. триггера,первый вход устройства соединен с входрм индикатора отклонения напряжения питания, выход которого соединен с вторым входом первого дешифратора, второй выход блока формирования адреса микрокомачд соединен с вторым.входом второго счетчика, выход которого соединен с входом второго дешнфратора, выход второго дешифратора соединен с вторым входом блока формирования ацреса мнкрокоманд, ьторой выход блока обработки даиных соединен с первым входом регистра, первый и второй выходы которого соединены соответственно с первым выходом устро . ства и вторым входом блока обработки данных.

2. Устройство по п. 1,. о т л и ч а ю щ е е с я тем, что блок мик» ропрэграммного управления содержит

15 блок памяти микрокоманд, регистр микрокоманд и дешифратор микрокоманд, причем первый вход блока памяти микрокоманд соединен с входом блока, выход блока памяти микрокомаид

Щ соединен с первым входом регистра микрокоманд, первый, второй и третий выходы которого соединены соответственно с первьи выходом блока,с вторым входом глока памяти микрокоманд, д с входом дешифратора микрокоманд,первый, второй, третий и четвертый вы-ход дешифратора микрокоманд являются соответственно вторым, третьим, чет-. вертым и пятым выходами блока.

39

Источники информации, принятые во внимание при экспертизе

1. Мкртумян И.В..и др. Средства восстановления ЭВМ ЕС-1045. — "Воп» роды радиоэлектроники", сер. ЭВТ, 1978, вып. 10.

2. Запольский A.Ï. и др, K повышению надежности вычислительных процессов в ЭВМ ЕС-1035. — "Вопросы радиоэлектроники", сер. ЭВТ, 1977, 40 вып. 11.

3. Патент США 9 35330б5, кл. 340-172.5, опублик. 06.10.70 (прототип).

857999

Составитель И.Сигалов

Редактор П. Ортутай Техред М. Коытура Корректор С. Щомак

Заказ 7246/80 Тираж 745 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, X-35, Раушская наб., д. 4/5

Филиал tltltl "Патент", г. Ужгород, ул. Проектная, 4