Устройство для устранения "обратной работы

 

Союз Совет сынк

Социалистические

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ((()836805 (61) Дополнительное к авт. свид-ву— (22) Заявлено 17.07. 79 (21) 2798895/18-09 с присоединением заявки Ж— (23) Приоритет (51Э) Кд.

Н 04 L 1/10

Гасударственный каинтет (53) УДК 621.394..14 (088.8) па делам нзабретеннй и атнрытнй

Опубликовано 07.06.81 ° Бюллетень М 21

Дата опубликования описания 10.06.81 (72) Автор изобретения

Б. Г. Шадрин (71) Заявитель (54) УСТРОЙСТВО ДЛЯ УСТРАНЕНИЯ "ОБРАТНОЙ РАБОТЫ"

Изобретение касается электросвязи 1 и может использоваться в системах передачи данных методом фазовой манипуляции.

Известно устройство для устране5 ния "обратной работы" в системах передачи дискретных сообщений с фазовой . манипуляцией, содержащее блок памяти, коммутатор и элемент НЕ, а

10 в каждом блоке преобразования . сигнала — элемент И и регистр сдвига, причем сигнальный вход регистра сдвига одного блока преобразования сигнала соединен со входом элемента НЕ

15 выход которого подключен к сигнальному входу регистра сдвига другого блока преобразования сигнала, а тактовые входы регистров сдвига объединены Г1) °

Однако помехоустойчивость такого

) устройства невелика.

Цель изобретения — повышение помехоустойчивости устройства.

Для этого в устройство для устранения "обратной работы" в системах .. передачи дискретных сообщений с фазовой манипуляцией, содержащее блок памяти, коммутатор и элемент НЕ, а в каждом блоке преобразования сигнала — элемент И и регистр сдвига, причем сигнальный вход регистра сдвига одного блока преобразования сигнала соединен со входом элемента НЕ, вы— ход которого подключен к сигнальному входу регистра сдвига другого блока преобразования сигнала, а тактовые входы регистров сдвига объединены, введены блок управления, формирова-, тель импульсов и управляющий триггер, а в каждый блок преобразования сигнала — элементы ИЛИ-НЕ, триггеры и сумматоры, выходы которых подключены ко входам элементов ИЛИ-НЕ, выходы которых соединены с первыми входами соответствующих триггеров, выходы которых подключены ко входам элемента И, выход которого соединен с со836805 ответствующим входом управляющего триггера, выход которого подключен к управляющему входу коммутатора, сигнальный вход которого соединен с одним из выходов регистра сдвига, другие выходы которого подключены к первым входам соответствующих сумматоров, вторые входы которых соединены с выходами блока памяти, ко входу которого подключен выход блока управ- 10 ления, при этом тактовые входы регистров сдвига соединены со входом формирователя импульсов, выход которого подключен ко вторым входам со-. ответствующих триггеров. 15

На чертеже представлена структурная электрическая схема описываемого устройства.

Устройство для устранения "обратной работы" содержит элемент HE 1, формирователь 2 импульсов, блок 3 управления, блок 4 памяти, управляющий триггер 5, коммутатор 6, блоки 7 и 8 преобразования сигнала, каждый из которых содержит регистр 9 сдвига, сумматоры 10, элементы ИЛИ-НЕ 11, 1 триггеры 12, элементы И 13.

Устройство работает следующим об— разом.

При отсутствии обратной работы двоичные элементы информации со входа устройства поступают в регистр 9 сдвига блока 7 преобразования сигнала в прямом коде, а в регистр 9 сдвига блока 8 — в инверсном вследствие их инвертирования элементом НЕ 1.

При этом каждый блок 7 и 8 преобразования сигнала производит обнаружение сигнала в прямом коде и работает следующим образом.

Поступающие с регистра 9 сдвига иЯ элементов информации в параллельном коде непрерывно сравниваются на сумматорах 10 с соответствующими раз- 4 рядами кодовых слов, поступающих последовательно в параллельном коде с блока 4 памяти. При этом непрерыв.ное периодическое считывание кодовых слов из блока 4 памяти, обеспечиваемое блоком 3 управления, производит— ся с частотой с„, превышающей частоту Г следования импульсов тактовой синхронизации регистров 9 сдвига более чем В щ раз т е Qg+ > где tn — общее число разрешенных кодовых комбинаций принимаемого кода, записанных в блоке 4 памяти. Та-, ким образом, за каждый тактовый интервал регистров сдвига на вторые входы каждых Я сумматоров 10, соответствующих разрядным выходам регистра 9 сдвига с номерами, определяемыми выражением = 1 +втсп (где j — по- . рядковый номер группы из Q сумматоров, К=О,!,..., Q -1 при каждом j), последовательно подается соответствующий -ый разряд каждого кодового слова блока 4 памяти. При поэлементном совпадении какого-либо n ..--разрядного кодового слова (одного из Q) регистра сдвига с одним из кодовых слов блока 4 памяти на соответствующих л сумматорах 10, на входе соответствующего элемента ИЛИ-НЕ 11 появится сигнал, который установит соответствующий триггер 12 в единичное состояние. При установке всех триггеров в единичное состояние в течение тактового интервала, что возможно только при накоплении в регистре 9 сдвига Q правильно принятых в прямом коде Л -разрядных слов принимаемой информации, на выходе элемента .И 13 появится сигнал, кототорый установит управляющий триггер

5 в такое состояние, при котором коммутатор 6 подключит на выход устрой,ства последний разрядный выход регистра 9 сдвига рассматриваемого блока.

Таким образом, при отсутствии обратной работы установка управляющего триггера 5 будет производиться вы-. ходным сигналом блока 7 преобразования сигнала и на выход устройства будет подключен последний разрядный выход регистра сдвига этого блока.

В начале каждого тактового интервала производится сброс всех триггеров 12 обоих блоков в нулевое состояние выходным импульсом формирователя

2 импульсов. Формирователь 2 импульсов по каждому переднему фронту тактовых импульсов формирует импульс, длительность ь которого определяется следуюшим соотношением

7„1„< (T-т, где

11 н . СЧ

Т вЂ” длительность элементарной посылки;

Т „- период считывания кодовых слов из блока 4 памяти;

1т — общее число разрешенных кодовых слов принимаемого кода, записанных в блоке 4 памяти; минимальная длительность импульса, необходимая для надежной установки триггеров запоминания в нулевое состояние.

836805

Это необходимо для того, чтобы по окончании действия импульса формирователя 2 импульсов каждая кодовая комбинация блока памяти хотя бы один раз поступила в блоки 7 и 8 до начала следующего тактового интервала.

При возникновении обратной работы сигналы на переключение управляющего триггера 5 не будут поступать до тех пор, пока все разряды регистра 9 сдвига блока 8 не заполнятся вторично инвертированными элементами информации. 3а это время n Q элементов информации в прямом коде, оставшиеся в регистре 9 сдвига блока 7, будут последовательно подаваться на выход устройства. Как только все разряды регистра 9 сдвига блока 8 заполнятся вторично инвертированными элементами информации и произойдет обнаружение прямого кода этим блоком, управляющий триггер 5 опрокинется, и коммутатор 6 подключит на выход устройства последний разрядный выход регистра

9 сдвига блока 8.

При самоустранении обратной. работы, когда на вход устройства вновь будет поступать информация в прямом коде, сигнал на переключение управляющего триггера 5 будет снова поступать с блока 7 после того, как разряды его регистра 9 сдвига заполнятся информацией в прямом коде. За это время, аналогично рассмотренному случаю, оставшиеся ий элементов информации в прямом коде в регистре 9 сдвига блока 8 будут подаваться на выход устройства. В результате, если кодовые комбинации не были искажены помехами, то в среднем устранение обратной работы будет производиться за время приема 1 /2 посылок информации, т.е. в данном случае увеличение длины (разрядности) регистров 9 сдви.га, с целью повышения устойчивости блоков 7 и 8 от ложного срабатывания, на время устранения обратной работы влияния не оказывает. Устойчивость блока 7 или 8 от ложного срабатывания характеризуется вероятностью ложного срабатывания Р и определяется величиной Q,, которая в свою очередь определяет разрядность- регистра 9 сдвига, количество сумматоров 10, элементов ИЛИ-НЕ 11, триггеров 12 и число входов элемента И 13, т.е. структуру блока. б

Полагая, что все кодовые комбинации, .поступающие с каждым тактом на сумматоры 10 блока, принимающего информацию в инверсном коде, равновероятны, а также, полагая, что искажение двоичного элемента "l" или

11 If

0 является независимым и равновероятным событием, то вероятность ложного срабатывания Р„блока будет определяться выражением где т — общее число разрешенных ко15 довых слов, записанных в блоке 4 памяти; и — разрядность кода.

Из приведенного выше выражения величина Q определяется в следующем

20 виде где )(означают операцию округления до ближайшего целого числа.

При известных значениях m и и величину Я выбирают из требуемой вероятности ложного срабатывания Рр, блоков 7 и 8, чем обеспечивается требуемая помехоустойчивость устройства.

Блок 4 памяти позволяет производить перезапись алфавита кодовых комбинаций принимаемого кода и тем самым обеспечить работоспособность устройства при приеме любого h- разрядного корректирующего кода при соответствующем выборе структуры блоков 7 и 8. При этом работа устрой4О ства не зависит от помехоустойчивости системы цикловой синхронизации, которая в данном устройстве исключена, и устранение обратной работы в принимаемом сигнале может производиться при любой скорости передачи данных.

Формула изобретения

S0

Устройство для устранения "обратной работы" в системах передачи дискретных сообщений с фазовой манипуляцией, содержащее блок памяти, комму55 татор и элемент НЕ, а в каждом блоке преобразования сигнала — элемент И и регистр сдвига, причем сигнальный вход регистра сдвига одного блока преобразования сигнала соединен со

83 входом элемента НЕ, выход которого подключен к сигнальному входу регистра сдвига другого блока преобразования сигнала, а тактовые входы регистров сдвига объединены, о т л и ч а— ю щ е е с я тем, что, с целью повышения помехоустойчивости, введены . блок управления, формирователь импульсов и управляющий триггер, а в каждый блок преобразования сигнала— элементы ИЛИ-НЕ, триггеры и сумматоры, выходы которых подключены ко входам элементов ИЛИ-HE, выходы которых соединены с первыми входами соответствующих триггеров, выходы которых подключены ко входам элемента И, выход кбторого соединен с соответствующим входом управляющего триггера, выход которого подключен к управляю

6805 8 щему входу коммутатора, сигнальный вход которого соединен с одним из выходов регистра сдвига, другие выходы которого подключены к первым входам соответствуюпщх сумматоров, вторые входы которых соединены с выходами блока памяти, ко входу которого подключен выход блока управления, при этом тактовые входы регистров сдвига

1а соединены со входом формирователя импульсов, выход которого подключен ко вторым входам соответствующих тригrepов.

Источники информации, принятые во внимание при экспертизе

1. Мартынов Е.М. Синхронизация в системах передачи секретных сообщений. N. "Связь", 1972, с.182-184.

836805

Заказ 3207 45 Тираж 698

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4

Составитель В. Лякишев

Редактор Н. Ахмедова Техред М. Голинка Корректор Г. Решетник