Усилитель считывания
О П И С А Н И Е ()938336
ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
Сею з Соватсиих
Социапистмчесиих
Республик (6I) Дополнительное к авт, саид-ву
{22) Заявлено 30. 12.80 (2 I ) 3228186/18-24 с присоединением заявки № (23) Приоритет
Опубликовано 23.06.82. Бюллетень №23
Дата опубликования описания 25.06.82 (5E)M. Кл.
Я 11 С 7/00 тивуаврстееиим6 квмитет
CCCP вв делам изавретеиий и открытий (53) УДК 681.327. .6 (088.8) (72) Авторы изобретения
Э. P. Караханян и В. О. Колбасов
Московский институт электронного машиностроеттия. (7!) Заявитель (54) УСИЛИТЕЛЬ СЧИТЫВАНИЯ
Изобретение относится к вычислитель, ной технике и может быть использовано для создания запоминающих устройств на
МДП-транзисторах и ПЗС.
Известны усилители считывания, пред5 назначенные для считывания информации из накопителей, выполненных на однотранзисторных запоминающих элементах, работающие от предварительного заряда числовых шин и содержащие информационные транзисторы и транзисторы связи .(1).
Однако эти усилители рассеивают боль шую мощность, так как в процессе работы через транзистор связи и информационный 5 транзистор, подключенный к узлу, в котором формируется уровень логического
0", протекает сквозной ток.
Наиболее близким к предлагаемому по технической сущности является усилитель,20 содержащий транзисторы связи, затворы которых подключены к первой тактовой шине, исток первого из которых соединен со стоком первого разрядного транзистора и затвором первого управляющего транзистора, исток второго транзистора связисо стоком второго транзистора разряда и затвором второго управляющего.транзистора, стоки управляющих транзисторов пццключены к второй тактовой шине, исток первого управляющего транзистора соединен со стоком первого, затвором второго нагрузочных транзисторов и с затвором второго транзистора разряда, исток второго управ- ляющего транзистора соединен со стоком ! второго, затвором первого нагрузочных транзисторов и с затвором первого транзистора разряда, истоки нагрузочных транзисторов подключены к шине нулевого потенциала, числовые шины (2).
Данный усилитель считывания работает от предварительного разряда числовых шин, обладает высокой чувствительностью, высоким быстродействием и малым потреблением мощности.
Однако при работе усилителя считывания с предварительно разряженными диффузионными числовыми шинами для получения одинакового по величине сигнала на них, при доступе в ячейку памяти, требуется большая площадь ячейки, чем при идентичных условиях при работе от предварительного заряда числовых шин.
Кроме того, при сопряжении усилителя считывания с шинами функциональных устройств ЗУ предварительный заряд позволяет производить неразрушающее считывание логич е ской " 1 ". !О
Цель изобретения — повышение степени интеграции ЗУ.
Указанная цель достигается тем, что, в предлагаемом усилитель считывания, содержащий транзисторы евязи, затворы которых подключены к первой тактовой шине, исток первого из которых соединен, со стоком первого разрядного транзистора и затвором первого управляющего транзистора, исток второго трайзистора л связи — со стоком второго транзистора разряда и затвором второго управляюшего Еранзистора, стоки управляющих транзисторов подключены к второй тактовой шине, исток первого управляющего транзис- >> тора соединен со стоком первого, затвором второго нагрузочных транзисторов и с затвором второго транзистора разряда, исток второго управляющего транзистора соединен со стоком второго, затвором первого нагрузочных транзисторов и с затвором первого транзистора разряда, истоки Нагрузочных транзисторов подключены к шине нулевого потенциала, числовые шины, стоки транзисторов связи усилителя подключены
35 к соответствующим числовым шинам, а истоки разрядных транзисторов подключены к шине нулевого потенциала.
На фиг. 1 представлена принципиальная схема усилителя считывания; на
4а фиг. 2 — временная диаграмма работы усилителя.
Усилитель считывания состоит из первого транзистора 1 связи, сток которого подключен к числовой шине 2, затвор — к тактовой шине 3, исток — к сто45 ку первого транзистора 4 разряда и затвору первого управляющего транзистора 5; из второго транзистора 6 связи, сток которого подключен к числовой шине 7, затвор — к первой тактовой шине 3, ис50 ток — к второму транзистору 8 разряда и к затвору второго управляющего транзистора 9; из управляющего транзистора 5, сток которого подключен к второй тактовой шине 10, затвор соединен с истоком первого транзистора 1 связи н стоком первого транзистора 4 разряда, исток объединен с затвором второго тран16 4 зистора 8разряда,,стоком первого 11 и затвором второго 12 нагрузочных транзисторов; из управляющего транзистора
9, сток которого подключен к второй тактовой шине 10, затвор соединен с истоком второго транзистора 6 связи и стоком второго транзистора 8 разряда, исток объединен с затвором первого транзистора 4, стоком второго 12 и затвором первого 11 нагрузочных транзисторов; из нагрузочного транзистора 11, сток которого соединен с истоком первого управляющего транзистора 5, с затворами второго транзистора 8 разряда и второго управляющего транзистора 9, затвор объединен с истоком второго управляющего транзистора 9, истоком второго нагрузочного транзистора 12, затвором первого транзистора 4 разряда, исток прикреплен к шине 13 нулевого потенциала; из нагрузочного транзистора 12, сток которого соединен с истоком второго управляющего транзистора 9, затворами первого трвнвистора 4 разряда и первого нагруэочного транзистора 1 1, затвор объединен с иетоком первого управляющего транзистора 5, стоком первого нагрузочного транзистсра
11, затвором второго транзистора 8 разряда 8, исток подключен к шине 13 нулевого потенциала транзистора 4 разряда, сток которого подключен к истоку первого транзистора 1 связи, затвору первого управляющего транзистора 5, затвор соединен с истоком второго управляющего транзистора 9, стоком второго 12 и затвором первого 11 нагрузочных транзисторов, исток подключен к шине 13 нулевого потенциала; из транзистора 8 разряда, сток которого подключен к истоку транзистора 6 связи, и затвору управляющего транзистора 9, затвор соединен с истоком первого управляющего транзистора 5, стоком первого 11 и затвором второго 12 нагрузочных транзисторов, исток подключен к шине нулевого 13 потенциала.
Предлагаемый усилитель считывания работает следующим образом.
B исходном состоянии (до момента времени t<) напряжение на первой тактовой шине 30 =Е..Транзисторы 1 и 6 связи открыты и напряжение на числовой шине 2 и затворе управляющего транзистора 5 равно 0 а на числовой шине
7 и затворе второго управляющего транзистора 9 равно U = 0Π—,О (Ь вЂ” период напряжения, получаемый в процессе формирования считываемого из информационного узла сигнала). Управляюшие трлнtl t2
ВНИИПИ Заказ 4472!75 Тираж 622 Подписное
Филиал !1П!1 "11атент, г. Ужгород, ул. роектная, 4
5 9383 зисторы 5 и 9 открыты, напряжение на второй тактовой шине 10 О, = О, следовательно, напряжение на истоке управляющих транзисторов, затворах транзисторов разряда и нагрузочных транзисторов рав- S ны О и они закрыты.
С момента времени Ь 0 = О, а Ц высокое. Транзисторы 1 и 6 связи закрйты и отсекают большие емкости числовых шин 2 и 7, а напряжение на затворах 10 транзисторов 4 и 8 разряда и нагрузочных транзисторов 11 и 12 начинает возрастать, и в момент времени 4g открывается один из транзисторов разряда, в зависимости оТ исходной информации на IS затворах управляющих транзисторов (в данном случае транзистор 8). Напряж ние на затворе и истоке управляющего транзистора 9 разряжается до О, а на затворе и истоке управляющего транэис- р0 тора 5 высокое.
Таким об13азом, использование затворов управляющих транзисторов в качестве входов. усилителя считывания позволяет использовать предварительный заряд 2З числовых шин и, тем самым, повысить степень интеграции ЗУ при использовании диффузионных числовых шин. формула изобретения
Усилитель считывания, содержащий трапзисторы связи, затворы которых подФ
16 6 ключены к первой тактовой шине, исток первого из которых соединен со стоком первого разрядного транзистора и затвором первого управляющего транзистора, исток второго транзистора связи — со стоком второго транзистора разряда и затвором второго управляющего транзистора, стоки управляющих транзисторов подключены к второй тактовой шине, исток первого управляющего транзистора соединен со стоком первого, затвором второго нагрузочных транзисторов и с затвором второго транзистора разряда, исток второго управляющего транзистора соединен со стоком второго, затвором первого нагрузочных транзисторов и с затвором первого транзистора разряда, истоки нагрузочных транзисторов подключены к шине нулевого потенциала, числовые шины, отличающийся тем, что, с целью повышения степени интеграции, стоки транзисторов связи подключены к соответствующим числовым шинам, а истоки разрядных транзисторов подключены к шине нулевого. потенциала.
Источники информации, принятые во внимание при экспертизе
1. "Электроника", 1973, % 19, с. 43-51.
2. Авторское свидетельство СССР по заявке М 2784467/18-24, кл. Ст 11 С 7/00, 26,07.79 (прототип).
