Ячейка памяти для регистра сдвига
(72) Авторы изобретения
Г.С.Брайловский, И.М.Лазер, Л.M.ËHoãîíüõàÿ и Ю С.Крылов (7I) Заявитель (54) ЯЧЕЙКА ПАМЯТИ ДЛЯ РЕГИСТРА СДВИГА
»
Изобретение относится к построению устройств пирровой вычислительной тех-. ники и дискретной автоматики на потенциальных логических элементах и может быть использовано для построения реверсивных регистров сдвига.
Известны функционально надежные (не содержащие опасных состязаний) регистры сдвига, построенные на потенциальных логических элементах И-НЕ, каждый разряд которых содержит три R5триггера, причем первый выход первого триггера соединен с 5 -входом третьего триггера, а первый выход второго трит гера соединен с R -входом третьего триттера, первый выход первого триггера соединен с R -входом первого, триггера, второй выход первого триггера соединен с к -входом второго, а первый вход регистра соединен с 5 -входами первого и второго триггеров 11320
Известен также реверсивный регистр сдвига, построенный на основе однонаправленного регистра сдвига.
Реверсивный регистр сдвига отличаемся небольшим числом логических элементов (8), отсутствием опасных состязаний 2).
Однако данный регистр имеет большое число соединений (ЗО).
Наиболее близким к предлагаемой по технической сущности является ячейка памяти для реверсивного регистра сдвига, которая выполнена на трех треггерах, например, QS -триггерах, двух элементах И-HE. Ячейка памяти с использованием известных методов реверса ие содержит опасных состязаний, имеет небольшое число соединений (21) (ЗЛ .
Однако известная ячейка требует большего числа логических элементов (10(Цель изобретения — упрощение ячейки памяти»
Поставленная пель достигается тем, что в ячейке памяти для регистра сдвига, содержащее первый триггер, один из выходов которого- соединен с одним из входов второго триггера, третий триггер, первый выход которого подключен ко 3 8581 рому входу второго триггера, выход второго триггера соединен с одним из входов первого триггера, другой выход которого подсоединен к одному из входов третьего триггера, другие входы первого и третьего триггеров соединены с первой шиной управления, один из входов первого элемента И-HE подключен ко второй шине управления, второй элемент И-НЕ, входы которого соединены с информационными 10 входами ячейки памяти, и третью шину управления, в которой выход первого элемента И-HE соединен с третьим входом третьего триггера и первым выходом ячейки памяти, другой и третий входы первого элемента И-НЕ соединены соот ветственно с другим выходом первого триггера и первым выходом третьего триггера, четвертый вход третьего триггера подключен к третьей шине управления, 0 выход второго элемента И-НЕ соединен с пятым входом третьего триггера, второй выход которого подсоединен ко второму выходу ячейки памяти, соответствующие информационные входы которой соединены с входами первого триггера.
На фиг. 1 изображена функционаттьная схема предложенной ячейки памятия на фиг. 2-вариант построения реверсивного регистра сдвига на предложенной ячейке памяти.
Ячейка памяти содержит триггеры 1-3, выполненные соответственно на элементах
И-НЕ 4 и 5, 6 и 7, 8 и 9, элементы
И-HE 10 и 11, шины 12-14 управления, информационные входы 15 и 16 и выходы
17 и 18 ячейки памяти. Триггеры 1 — 3 ( выполнены по схеме -триггера.
Ячейка памяти функционирует следу- 40 ющим образом.
Работу рассмотрим на примере функционирования реверсивного регистра сдвига, выполненного на предложенной ячейке памяти. 45
Сдвиг "вправо происходит при подаче. сигнала логической 1" на шину 13 и логического 0 на шину 14.
Синхроимпульсы подаются на шину 12.
При этом на выходе элемента 10 каждого50 разряда поддерживается сигнал логической
" .", а с выхода элемента 9 каждого разряда информация передается к последующему разряду
Ствиг влево происходит при подаче сигнала логического 0 на шину 13 и логической 1" на шину 14. При этом на выходе элемента 9 каждого разряда под06 4 держивается сигнал логической 1, а с выхода элемента 10 каждого разряда информация передается к предыдущему разряду.
Таким образом, предложенная ячейка памяти имеет 8 логических элементов с общим количеством входов — 22. Относительная экономия количества логических элементов по сравнению с известной ячейкой составляет 20 о..
Формул а изобретения
Ячейка памяти для регистра сдвига, содержащая первый триггер, один из выходов которого соединен с одним из входов второго триггера, третий триггер, первый выход которого подключен ко второму входу второго триггера, выход вто-, рого триггера соединен с одним из входов первого триггера, другой выход которого подсоединен к одному из входов третьего триггера, другие входы первого и третьего триггеров соединены с первой шиной управления, один из входов первого элемента И-НЕ подключен ко второй шине управления, второй элемент И-НЕ, входы которого соединены с информационными входами ячейки памяти, и третью шину управления, отличающаяся тем, что с целью упрощения ячейки памяти, в ней выход первого элемента И-HE соединен с третьим входом третьего ÂÐ гера и первым выходом ячейки памяти, другой и третий входы первого элеаеита
И-НЕ соединены соответственно с другим выходом первого триггера и первым выходом третьего триггера, четвертый вход третьего триггера подключен к третьей шине управления, выход второго элемента
И-НЕ соединен с пятым входом третьего триггера, второй выход которого подсоединен ко второму выходу ячейки памяти, соответствующие информационные входы которой соединены с входами первого триггера.
Источники информации, принятые во внимание при экспертизе
1. Проектирование микроэлектронных цифровых устройств. Под ред. С. А. Майорова. М., "Советское радио", 1977 с. 185-190, рис. 5. 26.-"5.28.
2. Авторское свидетельство СССР
М 474853, кл. G 11 С 19/00, 1975.
3. Проектирование микроэлектронных цифровых устройств. Под ред. С. Л. Майорова. М., Советское радио, 1977, с. 202, рис. 5. 36 (прототип).
