Преобразователь двоичного кода в двоично-десятичный и двоично-десятичного в двоичный

 

Союз Советсимк

Соцмапмстмчесимк

Республик

О П И С А Н И Е 860051

ИЗОЬРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву.— (22) За члено 22. 01. 79 (21) 2716075/18-24 с присоединением заявки М (23) Приоритет— (51)NL. Кл.

Q ОЬF 5/02

1Ьюудюрствишый кюмктвт

СССР аа двлаи изюбрвтвин11 и юткрмткй

Опубликовано 30.08.81 ° Бюллетень М 32 (53) УДК 681.325. (088. 8) Дата опубликования описания 30.08.81

В.И. Жабин, В.И. Корнейчук, В.А. Пономаренко, Я.А. Рахлин, Л.А. Савченко, В.П. Тарасенко и Я, И. Торошанко (72) Авторы изобретения (71) Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ДВОИЧНОДЕСЯТИЧНЬЙ И ДВОИЧНО-ДЕСЯТИЧНОГО В ДВОИЧНЫЙ

Изобретение относится к автоматике и цифровой вычислительной технике и может быть использовано при построении двоично-десятичных преобразователей. ,Известен преобразователь кодов, S содержащий реверсивные сдвиговые регистры блоки коррекции и блок управления fl J.

Недостаток этого преобразователя !

О состоит в больших аппаратных затратах и невозможности использования динамических регистров.

Наиболее близким к предлагаемому

15 по технической сущности и схемному решению является преобразователь двоичного кода в двоично-десятичный и двоично-десятичного в двоичный, содержащий первый и второй сдвиговые регистры, одноразрядный сумматор и блок управления, первый и второй выходы разрешения которого соединены с управляющими входами первого и второго элементов И-ИЛИ соответственно, а также блок умножения 1.2).

Недостаток известного преобразователя состоит в относительно больших аппаратных затратах.

Цель изобретения — упрощение преобразователя.

Поставленная цель достигается тем, что преобразователь двоичного кода в двоично-десятичный и двоичнодесятичного в двоичный, содержащий первый и второй сдвиговые регистры, одноразрядный сумматор и блок управления, первый и второй выходы разрешения которого соединены с управляющими входами первого и второго элементов И-ИЛИ соответственно, дополнительно содержит первый и второй элементы И-ИЛИ, выходы которых соединены с информационными входами первого и второго сдвиговых регистров соответственно, первый и второй одноразрядные сдвиговые регистры, первый и второй Д-триггеры, блок коррек86005

3 ции, третий, четвертый и пятый элементы И-ИЛИ, причем входы одноразряднЬ" го сумматора подключены к выходу блока коррекции и к выходу третьего элемента И-ИЛИ соответственно, два управляющих входа которого соедйнены с первым и вторым выходами разрешения блока управления соответственно, первый информационный Вход — с выходом младшего разряда первого сдвигового регистра, Д-входом второго

Д-триггера и первым входом пятого элемента И-ИЛИ, второй информационный вход третьего элемента И-ИЛИ с информационным входом преобразователя и с первыми входами первого и второго элементов И-ИЛИ, выходы кото рых соединены с первым входом четвертого и вторым входом пятого элементов И-ИЛИ соответственно первого дина- 20 мического регистра, выход второго элемента И-ИЛИ соединен со входами тре .тьего элемента И-ИЛИ, первый тактовый вход преобразователя соединен с синхровходами первого и второго д5

Д-триггеров, выходы которых соединены с третьими входами первого и второго элементов И-ИЛИ, выходы четвертого и пятого элементов И-ИЛИ соответственно соединены со входами первого и вто- зо рого одноразрядных сдвиговых регистров, выходы которых соединены с четвертыми входами первого и второго элементов И-ИЛИ соответственно, .выход младшего разряда второго сдвигового

35 регистра соединен с пятым входом второго элемента И-ИЛИ, со вторым входом четвертого элемента И-ИЛИ и

Д"входом первого. Д-триггера, второй тактовый вход преобразователя соеди-, 4 .нен с третьими входами четвертого и пятого элементов И-ИЛИ, четвертые входы которых соединены с первым и вторым выходами разрешения блока управления, пятый вход первого элемен45 та И-ИЛИ соединен с выходом однораз:рядного сумматора, управляющий вход которого соединен со вторым выходом разрешения блока унравления, группа выходов разрешения которого соединена с управляющей группой входов блока коррекции, первый информационный вход блока коррекции соединен с выходом четвертого разряда первого сдвигового регистра, а второй и третий информационные входы соединены с выходами пятых разрядов первого и второго сдвиговых регистров соответственно.

1 4

Кроме того, блок коррекции содержит два Д-триггера, динамический регистр элемент И-ИЛИ, ИЛИ, И, элементы запрета, первые входы которых соединены с прямым и инверсным выходами первого Д-триггера соответственно, а выходы соединены с первыми входами первого и второго элементов

ИЛИ, выход первого элемента ИЛИ соединен с первыми входами первого и второго элементов И-ИЛИ, а выход второго элемента ИЛИ соединен со вторым входом первого, первым входом третьего элементов И-ИЛИ и первым входом первого элемента И, выходы первого, второго, третьего элементов И-ИЛИ и первого элемента И соединены со входами третьего элемента ИЛИ, выход которого является выходом блока коррекции, выход первого разряда динами ческого регистра, через четвертый элемент ИЛИ соединен с его входом, с синхровходами первого и второго

Д-триггеров и с третьим и четвертым входами первого элемента И-ИЛИ, выходы второго и четвертого разрядов динамического регистра соединены со вторым и третьим входами второго и третьего элементов И-ИЛИ соответственно,. четвертые входы которых через второй элемент И соединены с инверсным выходом первого Д-триггера, выход третьего разряда динамического регистра соединен со вторым входом первого элемента И, прямой выход второго Д-триггера через третий элемент И соединен со вторым входом второго элемента ИЛИ, Д-вход второго Д-триггера является первым информационным входом блока коррекции, а Д-вход первого Д-триггера соединен с выходом четвертого элемента И-ИЛИ, первый и второй входы которого являются соответственно вторым и третьим информационными входами блока коррекции, вторые входы первого элемента ИЛИ, второго и третьего элементов И, первого и второго элементов запрета, а также третий и четвертый входы четвертого элемента И-ИЛИ являются соответствующими входами управляющей группы входов блока коррекции.

На фиг.1 изображена структурная схема предлагаемого преобразователя, на фиг.2 — функциональная схема блока коррекции на фиг.З вЂ” то же, первого и второго элементов И-ИЛИ»

1 на фиг.4 — временная диаграмма такти860051

55 рующих сигналов1 на фиг.5 - то же, базовых управляющих сигналов преобразователя.

Преобразователь содержит первый

1 и второй 2 сдвиговые регистры (с числом разрядов n=4m> где m — число десятичных разрядов преобразователя), входы которых подключены к выходам соответственно первого 3 и второго

4 элементов И-ИЛИ, управляющие входы которых соединены с выходом блока

5 управления, подключенным к входу блока 6 коррекции, выход которого соединен с одним из входов одноразрядного сумматора 7. Второй вход сумматора 7 подключен к выходу третьего элемента И-ИЛИ 8, два управляющих входа 9 и 10 которого подключены к выходам блока 5 управления, третий вход — к выходу первого разряда (счет разрядов с младшего) сдвигового регистра 1 и четвертый вход — к информационному входу 11 преобразователя и ко входам первого

3 и второго 4 элементов И-ИЛИ. Выход элемента И-ИЛИ 3 соединен со входом четвертого элемента И-ИЛИ 12, второй вход которого цепью 13 связан с элементом И-ИЛИ 4, с Д-входом первого Д-триггера 14 и с выходом первого разряда сдвигового регистра 2, второй разряд которого цепью 15 связан с элементом И-ИЛИ 4. Выход элемента

И-ИЛИ 4 соединен с первым входом пятого элемента И-ИЛИ 16, второй вход которого соединен с Д-входом Д-триггера 17 и с выходом первого разряда сдвигового регистра I выходы второго, четвертого..и пятого разрядов которого связаны соответственно цепью

18 с элементом И-ИЛИ 3, цепями 19 и 20 с двумя входами блока 6 коррекции, соединенного цепью 21 с выходом пятого разряда сдвигового регистра 2.

Третьи входы элементов И-ИЛИ 12 и 16, а также управляющий вход одноразрядного сумматора 7 соединены с блоком

5 управления. Четвертые входы элементов И-ИЛИ 12 и 16 подключены к первому тактовому входу 22. Выход элемента И-ИЛИ 16 через первый одноразрядный сдвиговый регистр 23 соединен со входом элемента И-ИЛИ 3, выход элемента И-ИЛИ !2 через второй одноразрядный сдвиговый регистр 24 соединен со входом элемента И-ИЛИ 4. Выходы Д-триггеров 14 и 17 подключены соответственно к первому 3 и второму

4 элементам И-ИЛИ. С-входы триггеров

6

14 и 17 подключены ко второму такто" вому входу 25 преобразователя.

Блок коррекции (фиг.2) содержит

Д-триггер 26, прямой выход которого соединен через первый элемент 27 запрета и первый элемент ИЛИ 28 со входами шестого 29 и седьмого 30 элементов И-ИЛИ. Инверсный выход триггера 26 через второй элемент 31 запрета и второй элемент ИЛИ 32 соединен со входами первого элемента И 33, шестого 29 и восьмого 34 элементов И-ИЛИ и через второй элемент И 35 со входами элементов И-ИПИ

30 и 34. Прямой выход второго Д-триггера 36 через третий элемент И 37 соединен со вторым входом элемента

ИЛИ 32, С-входы Д-триггеров 26 и 36 соединены со входом динамического регистра 38, через элемент И-ИЛИ 29 со входом третьего элемента ИЛИ 39 и с выходом четвертого элемента ИЛИ

40, входы которого подключены ко второму тактовому входу 25 преобразователя и к выходу первого разряда динамического регистра 38 ° Выходы второго, третьего и четвертого разрядов подключены соответственно к входам элемента И-ИЛИ 34, элемента И 33 и элемента И-ИЛИ ЗО.Выходы элементов

И-ИЛИ 30 и 34 и элемента И 33 подключены ко входам третьего элемента ИЛИ 39, выход которого подключен ко входу сумматора 7. Д-вход триггера .26 подключен к выходу девятого элемента

И-ИЛИ 41, входы которого подключены к группе выходов блока 5 управления и по цепям 20 и 21 к выходам пятых разрядов сдвиговых регистров 1 и 2 °

Работа преобразователя осуществляется по циклам. Каждый цикл выполняется за п тактов. Длительность такта т„равна периоду следования.импульсов фазового питания <щвиговых регистров. Временная диаграмма тактовых сигналов Т ° в системе низких потенциалов показана на фиг.4. Индексация тактов Т соответствует номеру j разряда числа на выходе первого (или на входе q -ro разряда) сдвиговых регистров, информация в которых циркулирует и записывается младшими разрядами вперед. Так, во время действия такта Т1 на выходе динамического регистра присутствует первый разряд записанного в регистре числа, во время действия такта Т„ — i -ый разряд. Начало каждо860051 8

55 го цикла соответствует началу сигнала Т .

Преобразователь может работать в четырех режимах Рl, Р2, РЭ и Р4.

Режим Pl обеспечивает преобразование дробного, а режим Р2 — целого числа иэ двоичной в двоично-десятичную систему счисления. В режиме РЭ преобразуются дробные, а в режиме Р4целые числа иэ двоично-десятичной в двоичную систему счисления, Работа преобразователя заключается в выполнении следующих операций: прием исходного кода, его преобразование и выдача преобразованного .кода. Временная диаграмма управляющих сигналов, обеспечивающих выполнение укаэанных операций, показана на фиг.5. По сигналу ПИК осуществляется прием исходного кода, по сигналу

ПР - преобразование кода и по сигналу ВД - выдача преобразованного кода. Сигналы ВЦ, К н К обеспечивают непосредственно режим преобразования, В зависимости от режима работы преобразователя блок 5 управления вы.рабатывает управляющие сигналы, которые являются модификацией базовых сигналов. Например, базовому сигналу ПИК в режиме Pl соответствует сигнал ПИК 1, в режиме Р2 — ПИК2 и т.д.Длительность сигналов ПИК и ВД - 1 цикл, длительность сигнала HP — 2п циклов.. Сигналы ВЦ, К и К будут описаны ниже при описании каждого режима работы преобразователя.

Рассмотрим работу преобраэовате», ля в каждом из четырех режимов.

Режим Pl По сигналу из блока

5 управления ПИК 1 двоичное дробное число последовательным кодом с младших разрядов записывается во второй сдвиговый регистр 2 через информационный вход ll и элемент И-ИЛИ 4 (на фиг.3 через элементы И 44 и

ИЛИ 47) . Преобразование кода осуществляется за Н вспомогательных циклов

ВЦ! .И .11 циклов коррекции Кl (фиг.5) .

В первом такте (по тактовому сигналу Тl, вход 25) каждого вспомогательного цикла ВЦ! во второй Д-триггер

1.7 записывается содержимое первого разряда сдвигового регистра 2. В каждом вспомогательном цикле ВЦ1, исключая последний такт Т, цепи циркуляции информации сдвиговых регистров

1 и 2 цепями 18 и 15 замыкаются через вторые. разряды. Так, цепь циркуляции ,регистра 1 имеет вид. выход 2-го

1S

35 разряда Регистра " цепь 18 — элемент

И-ИЛИ 3 (на фиг.3 элементы И 48 н

ИЛИ 53) - вход q -го регистра 1. Цепь циркуляции сдвигового регистра 2 имеет вид: выход 2-го разряда регистра

2 — цепь !5 « элемент И-ИЛИ 4 (на фиг.3 элементы И 46 и ИЛИ 47) — вход регистра 2. Исключение последнего такта осуществляется подачей по входу

22 запрещающих сигналов Т. В последнем такте каждого вспомогательного цикла ВЦ! ранее записанная информация из Д-триггера 17 через элемент

И-ИЛИ 4 (на фнг.3 через элементы

И 43 и ИЛИ 47) переписывается в и --ый разряд сдвигового регистра 2, а иэ Д-триггера )4 через входную схему 3 (на Фиг.3 через элементы И 51 и ИЛИ 53) — в и -ый разряд сдвигового регистра 1.

Цикл коррекции Кl выполняется следующим образом. Цепь циркуляции сдвигового регистра 2 замыкается через

1- и разряд и имеет вид: выход 1-го разряда регистра 2 — цепь 13 — элемент И-ИЛИ 4 (на фиг.3 элементы И 45 и ИЛИ 47) - вход регистра 2. Цепь циркуляции сдвигового регистра 1 замыкается через первый разряд и одноразрядный сумматор 7 и имеет вид: выход 1-го разряда регистра 1 " тре". тий вход элемента И-ИЛИ 8 (на второй вход которого по цепи 10 подается сигнал К) - второй вход одноразрядного сумматора 7 - выход сумматора 7— элемент И-ИЛИ Э (на фиг.3 элементы

И 50 и ИЛИ 53) " вход сдвнгового регистра I. На первый вход сумматора 7 из блока б коррекции поступает код, который формируется следующим образом. В каждом 4!+1-м (1 0,1,2,...rn -1) такте цикла коррекции К1 блоком 6 коррекции по цепи 19 анализируется

4-ый разряд динамического регистра 1 и в зависимости от его содержимого формируется последовательный четырех» разрядный код, который в 4 +l-м, 4 +2-м, 4) +3-м и 41 +4-м тактах мпадшими разрядами вперед поступает на вход сумматора 1. При нулевом значении 4-ro разряда в (4 1 +1) -м такте блок 6 коррекции вырабатывает код 0000, при единичном эначении - . код 1101. Сформированный таким образом код суммируется с кодом первого сдвигового регистра 1, поступающим с выхода элемента И-ИЛИ 8, прн этом в каждом (4 i +1) -м такте выработка сигнала переноса в сумматоре 7 бло60051 !О ра 2, ранее записанное в одноразрядный регистр 23, а на вход второго сдвигового регистра 2 — содержимое й-го разряда регистра, 1, ранее записанное в одноразрядный регистр 24.

Цепи циркуляции регистров 1 и 2 в цикле коррекции К2 такие же, как и в режиме Pl. Код, поступающий на первый вход сумматора 7 в цикле кор

10 рекции К2, формируется следующим образом. В каждом (4j +1) -и такте (=0,1,2,...,m -2) циклов коррекции

К2 блоком 6 коррекции по цепи- 20 анализируется 5-А разряд регистра l, в 4(п1 -1) +l ={@ -3) -м такте по цепи 21 — 5-й разряд регистра 2.

В первых n --l циклах коррекции при нулевом значении 5-ro разряда блок

6 коррекции вырабатывает код 1101, при единичном значении — код 0011.

В последнем и -м цикле коррекции

К2 > при нулевом значении 5-ro разряда блок формирования коррекции вырабатывает код 1010, при единичном

0000. Сформированный код в цикле коррекции суммируется с кодом сдвигового регистра 1, при этом выработка сигнала переноса в каждом (41 +4)-м такте блокируется. Результат формио

30 руется после описанных ранее 2 и циклов ВЦ2 и К2 на регистре l. Выдача результата осуществляется также, как и в режиме Рl.

Режим РЗ. В режиме РЗ двоичнох десятичный код дробного числа перед

9 8 кируется . После выполнения 2 и чередующихся циклов ВЦ1, Kl в сдвиговом регистре l образуется соответствующий двоично-десятичный код, который снимается последовательным кодом по сигналу выдачи ВД 1 с выхода 1-ro разряда регистра 1 (схемы выдачи кодов с регистров 1 и 2 не показаны) .

Режим Р2. Прием целого двоичного числа на сдвиговый регистр 2 осуществляется по сигналу ПИК 2 так же, как и в режиме Pl, Одновременно по сигналу ПИК 2 блоком б коррекции вырабатывается последовательный п -разрядный код 00110011...0011, который заносится через одноразрядный сумматор

7 и элемент И-ИПИ 3 (на фиг.3 через элементы И 50 и ИЛИ 53) на сдвиговый регистр 1. На второй вход одноразрядного сумматора 7 при этом с выхода . элемента И-ИЛИ 8 поступает нулевой код. В последнем такте цикла ПИК 2 и всех циклов коррекции К2 по сигналу Т и (вход 22) в одноразрядный сдвиговый регистр 23 через элемент И-ИЛИ

16 записывается код последнего n --ro разряда числа регистра 2, во второй одноразрядный сдвиговый регистр 24 через элемент И-ИЛИ 12 — код и -го разряда числа регистра 1.

Преобразование кода осуществляется также за П вспомогательных циклов и и циклов коррекции. В каждом вспомогательном цикле ВЦ 2 цепи цирку ляции информации в сдвиговых регистра

1 и 2 замыкаются через элементы И-ИЛИ

16 и 12 и одноразрядные сдвиговые регистры 23 и 24. Так, цепь циркуляции сдвигового регистра 1 имеет вид: выход 1-ro разряда регистра 1 — второй вход элемента И-ИЛИ 16 (на третий вход которого поступает из блока 5 управления сигнал ВЦ 2) — одноразрядный сдвиговый регистр 23 — элемент

И-ИЛИ 3 (на фиг.3 элементы И 52 и

ИЛИ 53) — вход сдвигового регистра 1.

Цепь циркуляции второго сдвигового регистра 2 имеет вид: выход 1-го разряда регистра 2 — цепь 13 — второй вход элемента И-ИЛИ 12.(на третий вход которого поступает сигнал ВЦ 2 из блока 5 управления) — одноразрядный сдвиговый регистр 24 — элемент

И-ИЛИ 4 (на фиг.3 элементы И 42 и

ИЛИ 47) — вход сдвигового регистра 2.

При этом, что в первом такте каждого вспомогательного цикла ВЦ2 на вход первого сдвигового регистра .1 поступает содержимое q -го разряда регистпреобразованием в двоичный код предварит ель но п р ео бр азует ся в двоично-десятичный код с избытком 3. Это .преобразование осуществляется одновременно с приемом на первый регистр 1 следующим образом. По сигналу ПИК 3, поступающему по цепи 9 на вход элемента

И-ИЛИ 8, информация со .входа 11 через элемент И-ИЛИ 8 поступает на второй вход сумматора 7. На первый вход сумматора 7 поступает и --разрядный код 00110011...0011, который формируется блоком 6 коррекции по сигналу

ПИК 3. Сформированный на выходе сумматора 7 код с избытком 3 через элемент

И-ИЛИ 3 (на фиг.3 через элементы И

50 и ИЛИ 53) поступает на вход регистра 1. Во второй динамический регистр заносится нулевой код. Преобразование осуществляется за 2 и циклов

BII3 КЗ и КЗп таким же образом, как. и в режиме Р2. Результат получается во втором регистре 2 и снимается с выхода 1-го разряда этого регистра

860051

50»

Р+4

3»Ср +1,5, Ср 2» +»j Cp

180 раза. последовательным кодом по сигналу

ВДЗ (схема выдачи тоже не показана) .

Режим Р4. Прием целого десятичного числа осуществляется по сигналу ПИК 4 через элемент И-ИЛИ 3 (на фиг.3 через элемент И 49 и ИЛИ 53) на первый сдвиговый регистр 1; На второй регистр 2 заносится нулевой код. Преобразова" ние осуществляется за 2 и циклов ВЦ4 и К4 таким же,образом, как и в режиме Pl Выдача результата со второго регистра 2 такая же, как и в режиме Р3.

Блок 6 коррекции работает следующим образом. На Д-триггере 26 в каждом !4 q +1) -м такте по сигналам

Т1, T5,...,Т (п -7) и Т (n-3) через элемент И-ИЛИ 41 запоминается содержимое 5-го разряда первого 1 или второго 2 сдвиговых регистров. На триггере 36 в каждом (41 +1) -м такте записывается содержимое 4-го разряда первого сдвигового регистра 1. На Свходы триггеров 26 и 36 подаются тактирующие сигналы Т .(41 +1), т.е. сигналы Тl, T5,...Ò (n -3), которые вырабатываются динамическим регистром 38. По сигналу Тl через элемент

ИЛИ 40 в регистр 38 записывается единица, которая циркулирует в нем на протяжении всей работы преобразователя. На выходе 4-ro разряда регистра

38 образуются таким образом тактирующие сигналы Т (41 +2), на выходе

3-ro разряда — Т (4.< +3), на выходе

2-ro разряда - Т (4 1 +4) и на вы ходе 1 "го разряда — Т (4) +1), Как следует из описания работы преобразователя, в разных режимах логические формулы K условий выработки блоком коррекции соответствующих кодов имеют вид:

X l ((2YИ3) К2»VКЪ CgYIIHK 2

УПИК 3

XÏîl - (K l YK4) Cg Y(K2IK3) ЩиЖ33 с>, « е» «(ll2YK3) cg ° где С и С - состояния триггеров 36 м 26.

12

Условие Х о „вырабатывается на выходе элемента ИЛИ. 28, условие Х

1 О1 на выходе элемента ИЛИ 32 и условие

Х, „ — на выходе элемента И 35. На элементах И-ИЛИ 29,30 и 34, элементах

И 33 и ИЛИ 39 совместно с динамическим регистром 38 осуществляется преобразование унитарного кода условий

Х в последовательный код соответствуюt0 щих чисел 0011, 1101 и 10!О.

Работа преобразователя в режиме Pl при преобразовании числа 0,1010 2- 0,6 из двоичной в двоично-десятичную систему счисления проиллюстрирована в

15 табл.l, в режиме Р2 при преобразовании двоичного числа 01-001011 — 75— в табл.2 (см.приложение). В графе 10 (выход блока 7) в скобках приведено значение переноса, сформированное в

30 i -ом такте и учитываемое в 1+1-ом такте. Квадратными скобками выделены переносы, выработка которых блокируется.

Использование предлагаемого преобразователя обеспечивает сокращение . > аппаратурных затрат при II =40 в два раза.

При этом предполагается, что уст35 ройства выполняются из интегральных схем малой степени интеграции, При . использовании средних и больших интегральных схем преимущества предлагаемого преобразователя проявляются

40 в большей степени, поскольку известные устройства являются устройствами последовательно-параллельного действия, в них невозможно использование сдвиговых регистров в интегральном

i5 исполнении на основе МДП структур (серийно выпускаемых промышленностью) .

Предлагаемое устройство является устройством последовательного действия и применение в нем этих регистров

50 позволяет значительно снизить стоимость, уменьшить габариты устройства и повысить его надежность.

l3

860051

0000

0000

0000

0000

0000

0000

0100 оооо

0000

1010

0000

110) 0000

Ol1О

0000

) O l0

0101

0000

0000

1010

0000 о)о) О.

1010

ОООО

Т4

0)O1 оо)о

0000 оооо

1001 оооо

0100

0000

Т4

ОО)О

0 l lO.

1000

0100

)о)) Т4

0010

0101

1001

0010

0100

)оо) 0010

0100

Т4

1001

0010 тl

»оо

0001

0»0

1000 оо»

0100

Т4

)ОО) ОО)О

0100

lÎÎ1

0010

0100

ОО)О

)ОО) Т4

Tl О

ПИК1 Тг 1 тз о

Т4 1 вц)„тг тз к)„тг тз вц) тг тз

К) Тг тз вц) .тг тз

К) тг тз вц) тг тз

Т а б л к ц а

О (О)

0(0)

0(0)

0 (О) 1(0)

О (О)

1(0)

О 113

0(0)

1(0)

0(0)

О (0) !

86005) l6

9 10

Т1

1001

О!00

0(1)

) (02

)(О)

0r)3

00)0

0100, К!4 Т2 тз

1 010

0001 т4

1000

011 О т) ! 100

ВД) т2

001 ) 0110 тз

000 1

001) Т4

000 О

0001

Табли

1(О)

l (0)

О(0)

ОС03

) (О)

1(ОУ

0 01

0(01

Т2 вц2„тз

Т4

Т5

Тб

Т7

ТВ

1 (О)

1(0)

0(!)

ОГц

1 (О)

1(0»

Т2

ТЗ

Т4

Т5

К2 Тб

Т2 1. ПИК2 Т3 О

Т4 1

Т5 0

Тб О

Т7

ТВ О

0ll00000

001 1001 1 О

00011001 1

1000)100 1

ll000110 О

01100011 О

00110001 )

l0011000 1

ll001100 О

lO l ) 0011

1100))00!

О) 101100

001)01)0

)001)0)1

OllD0000

101)0000

)00)0I)0

0l0010ll О

00100101 1

10010010 1

l ) 00 ) 00 l . О

l0)100)0 О

01011001

00)01100

l00)O1)0

0)00101)

)0)00)0)

1)0)0010

01)0100)

)01)0100 -)portosmeHue табл. ) I7

860051

9 10.

18

ПРОДОлиение табл. 2

Т7

Т8

Т5

Тб

Т7

Т8

Т2

Т3

Тб

Т7

Т8.Т2

Т3

Тб

Т7

Т8

)(о)

О (0)

I(О) оD)

1 (О)

3 (0)

O0)

OOl

Т2

Т3

Тб

Т7

Т8

Т2 вц2 тз

Т4

К2 2 Т4

Т5

ВЦ2 Т4

Т5 к2> т4

Т5

1100) 101

O1 IOO l )O

00110011 1

10011001 1

1100))00

3 3 ) $0) l0 О

011 1001 О

00) l 1001 3

IO011100 1

11001110 О

01100111

00} 10011

0001)001

1000! 300

10100011

I1010001

01)01000

001)0100 О

000110)0 О

00001101 О

10000011 0 о!оооо)

1010000 1

ll0100O0 О

01101000

101}0)00

0101)010 l0101101

01010110

101010! l

110)0101

01101010

0011010! О

010 ) lO 1 0

00101301

l 00101 10 О

01001011 О

00100101 1

10010030 1

ll00lO01 О

0II09I00

IOI)0010 О

01011001 О

00 101100

00001011

10000101

)1000010

0ll00001

10110000

00101100 О

000101!О О

0000101) О

0000010) 1

10000010 ).

11000001 О

О 100000 )

10110000 О

0)01!000

0000101 1

1000010)

01100001

01011000 О

1 0(!) O Г)) ! 0(1)

О О())

1 )()) о )1

) 1 (О)

О 1(0)

O (l)

O0) 19

860051

10

Т2

ВЦ2

Т3

Т4

Т5

Тб

Т7

Т8

1(0)

1(0)

1(0)

0 Г11

1 (О)

)(o)

o(i)

0 Г11

Т2

Т3

Т4 кг

Тб

Т7 1

Т8

Tl

Т2 вцг

ТЗ

Т4

Т5

Тб

Т7

Т8

0(1)

O(.))

) 1

1 (1)

1 (О)

1 (О)

00)

> С)3

Тl

Т2

Т3

Т4 к25

Т5

Тб

Т7

Т8

Т2

Т3

Т4

Вцг

00011010 1

10001 101 0

01000110 l

101000)1 0

01010001 1

10101000 1

11010100 О

10110101

11101101

10111011

11011)01

01101110

00110111 1

)00)1011 1

liOOl10l 1

11100110 1

11110011 0

01111001 1

10111100 1

11011110 0

011011 ) I

D0110lll

0001!011

10001)01

11100011

)1110001

00111100 0

00011110 0

0000111) 0

00000111 l

00101100 О

00010110 0

00001011 0

00000101 1

10000010 1

11000001 О

01100000 1

010.11000

00101100 .

1)101)01

1011)011

11011101

0110)1)0

)0) )0000 О

010)1000 О

00101 3 ОО О

000f0))0 ()

00010110 0

00009 фф 1 1

10000010 1

11000001 О

00000011

10000001

l10000O0

01100000 О

00 ) 100ОО О

00011000 О

0000 ) ) ОО О

ПРодолжение табл. 2

86005) г!

Т5

00000110 1000001) 11000001

00000011

Тб

0000000) lll00000

Т7

1 0000000

I)О0ОООО

Т81!!10000

Т2

К2б ТЗ

Т4

Т5

Тб

Т7

OI0010II

)1000000

Т2

10100101

01100000

Т3

110!0010

00110000

ВЦ2- Т4

Т5

l l l0 IO0 I

00011000

0IIIOIO0

00901100

000001!0

Тб

Т7

0000001) 01011101

00000001

00IO1110

Т8

Т2

Т3

Т4

К2 Т5

Т6

Т7

Т8!

0000000

01101010

10101001 о)оооооо

Т2

00100000

010)1010

ВЦ28 Т3

Т4

1O10llOI

000 )0000

00001000

01010110

Т5

00000).00

101010)1

Тб

0 10 I0 101

00000010. Т7

00000001

10 1010 l0

Т8

0)111000

l01I1100

l10111l0

0IIOIlll

)0110111

010)10)1

0010 1 101

100101 I0

)011110)0 0

10010111

0I00I01I

10100101

OI0100IO

)0101001

11010101

01 !00000

0O I 10000

0000 l 100

000000).l

l0000001

)0000000

00100000 ооо)оооо оооо!ооо

OO0000l0

0000000) 22

Продолжение та4л. 2

8 . 9 10

)(0)

)(0)

o(op

o ())

0(l )

0(!)

) ())

ОD3

О() )

) (1)

О (1)

I f03

О(,) )

l(0)

) (О

00) 23

8б0051

Продолжение табл, 1 2

3 4

8 9 10

Т1

110 10101

01110101! (О)

0(0)

1 0)

О $03

1(0) Т2

Т3

Т4

0.101I01

К2п Т5

1t0g

Тб

111010111

11101011

1(0)

1(0)

0(! !

О

Т7

Т8

Т!

01110}0

001110!

0000111

0000011 0000001

000000:

0000000,ВД2 Т2

ТЗ

Т4

Т5

Тб

Т7

Т8

Формула изобретения

Преобразователь двоичного кода в двоично-десятичный и двоично-десятичного в двоичный, содержащий первый и второй сдвиговые регистры, одноразрядный сумматор и блок управления, первый и второй выходы разрешения которого соединены с управляющими входами первого и второго элементов

И-ИЛИ соответственно, о т л и ч а юшийся тем, что, с целью упрощения преобразователя, он содержит первый и второй элементы И-ИЛИ, выходы которых соединены с информационными входами первого .и второго сдвиговых регистров соответственно, первый и второй одноразрядные сдвиговые регистры, первый и второй Д-триггеры, блок коррекции, третий, четвертый и пятый элементы И-ИЛИ, причем входы одноразрядного сумматора подключены к выходу блока коррекции и к выходу третьего элемента И-ИЛИ соответственно, два управляющих входа которого соединены с первым и вторым выходами разрешения блока управления соот00000000

00000000 ветственно, первый информационный вход — с выходом младшего разряда первого сдвигового регистра, Д-входом второго Д-триггера и первым входом пятого элемента И-ИЛИ, второй инфор-. мационный вход третьего элемента

И-ИЛИ вЂ” с информационным входом преобразователя и с первыми входами первого и второго элементов Ы-ИЛИ, выходы которых соединены с первым входом четвертого и вторым входом пятого элементов И-ИЛИ соответственно первого динамического регистра, выход второго элемента И-ИЛИ соединен со входами третьего элемента И-ИЛИ, первый тактовый вход преобразователя соединен с синхровходами первого и второго Д-триггеров, выходы которых

30 соединены с третьими входами первого и второго элементов И-ИЛИ, выходы четвертого и пятого элементов

И-ИЛИ соответственно соединены со входами первого и второго одноразрядSS ных сдвиговых регистров, выходы которых соединены с четвертыми входами первого и второго элементов

И-ИЛИ соответственно, выход младшего

860051

26 разряда второго сдвигового регистра соединен с пятым входом второго элемента И-ИЛИ, со вторым входом четвертого элемента И-ИЛИ и Д-входом первого Д-триггера1 второй тактовый у вход преобразователя соединен с тре" тьими входами четвертого и пятого элементов И-ИЛИ, четвертые входы которых соединены с первым и вторым выходами разрешения блока управления, 10 пятый вход первого элемента И-ИЛИ соединен с выходом одноразрядного сумматора, управляющий вход которого соединен со вторым выходом разрешения блока управления, группа выходов 15 разрешения которого соединена с управляющей группой входов блока коррекции, первый информационный вход блока коррекции соединен с выходом четвертого разряда первого сдвигового ре- ge гистра, а второй и третий информационные входы соединены с выходами пятых разрядов первого и второго сдвиговых регистров соответственно.

2. Преобразователь по и.1, о т - 3ô л и ч а ю шийся тем, что в нем блок коррекции содержит два Д-триггера, динамический регистр, элементы

И-ИЛИ, ИЛИ, И, элементы запрета, пер" вые входы которых соединены с прямым З11 и инверсным выходами первого Д"триггера соответственно, а выходы соединены с первыми входами первого и второго элементов ИЛИ, выход первого элемента ИЛИ соединен с первыми входами первого и второго элементов ИИЛИ, а выход второго элемента ИЛИ соединен со вторым входом первого, первым входом третьего элементов

И-ИЛИ и первым входом первого элемен40 та И, выходы первого, второго, третьего элементов И-ИЛИ и первого элемента И соединены со входами третьего элемента ИЛИ, выход которого является выходом блока коррекции, выход первого разряда динамического регистра через четвертый элемент ИЛИ соединен с его входом, с синхровходами первого и второго Д-триггеров и с третьим и четвертым входами первого элемента И-ИЛИ, выходы второго и четвертого разрядов динамического регистра соединены со вторым и третьим входами второго и третьего элементов

И-ИЛИ соответственно1 четвертые входы которых через второй элемент

И соединены с инверсным выходом пер вого Д-триггера, выход третьего pasряда динамического регистра соедиФ нен со вторым входом первого элемента И, прямой выход второго Д-три гера через третий элемент И соединен со вторым входом второго элемента

ИЛИ, Д-вход второго Д-триггера является первым информационным входом блока коррекции, а Д-, вход первого

Д-лриггера соединен с выходом четвертого элемента И-ИЛИ, первый и второй входы которого являются соответственно вторым и третьим информационными входами блока коррекции, вторые входы первого элемента ИЛИ, второго и тре тьего элементов И, первого и второго элементов запрета, запрещающие входы элементов запрета, а также третий и четвертый входы четвертого элемента .

И-ИЛИ являются соответствующими входа ми управляющей группы входов блока коррекции.

Источники информации принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Ф 201774, кл, (> Об F 5/02, 1965, 2. Авторское свидетельство СССР по заявке В 2677100, кл. Q 06 5 5/02, 20.!0.78 (прототип) .

8б0051

lb,f

Составитель М. Аршавский

Редактор А. Лежнина Техред С.Мигунова Корректор Г. Огар

Заказ 10338 Тираж 748 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035; Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент, r. Ужгород, ул. Проектная, 4