Регистр

 

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СЭИ ТВЛЬСТВУ

Союз Советскнк

Социалистических

Ресттублик

„„86О1З7 (6! ) Дополнительное к авт. саид-ву(22) Заявлено 05. 10.79 (23) 2824504/18-24 с присоедииеииеет заявки М— (23)ПриоритетОпубликоваио 30.08.81. Ькмлетень М 82

Дата ояубликоваиия описания 01.09.81 (53}NL. Кл.

G 11 С 19/00

Государстмииый коиитет во делам изооретеиий и открытий (53) УДК 681. .327.66 (088.8) A. A. Кузнецов, Н. С. Саитов и Е. Ю.:Шапиро (г) А- рь изобретения (71) Заявитель (54) РЕГИСТР

Изобретение относится к цифровой вычислительной технике и предназначено an@ использования в аналого-цифровых преобразователях, в частности в интегральном ис и олнен ни.

Известен регистр для аналого-цифровых е преобразователей содержащий гроичный триггер, выполненный на элементах ИЛИНЕ, и другие логические элементы jig.

Однако этот регистр обладает малым

10 быстродействием (тактовая частота 5 =

=100 кГц), большой потребляемой моп ностью (порядка 100 мВт на один разряд), недостаточно устойчив против помех, трудно реализуемый в виде интегральной схемы.

Наиболее близким к предлагаемому по технической сущности является регистр, выполненный в интегральном исполнении и входящий в состав аналого-цифрового преобразователя AD 571. Регистр содержит в каждом разряде КБ -триггер, образованный двумя элементами И-ЯЕ, и три логических элемента и еще один логиче кий элемент служит дпя связи с ссх седним разрядом. Выход первого элемента И-НЕ соединен co axoaoM установки триггера, выход второго элемента И-НЕ со входом сброса триггера. Вход первого элемента И-НЕ соединен с шиной тактовых импульсов и с выходом третьего блов кирующего элемента И-НЕ, вход второго элемента И-НЕ соединен с шиной компаратора (:>Д.

Недостатком этой схемы является низкое быстродействие, raz как для выполне ния тт -разрядного преобразования необходимо (п +1) тактов. В результате при рабо е регистра в составе 10-разрядного аналого-цнфроваго преобразователя время преобразования 25 мкс. другим недостатком является то, mo один разряд регистра содержит 5 элементов И-НЕ, что увеличивает площадь кристалла интегральной схемы аналого-аифровсе о преобразователя.

Бель изобретении — повьааение быстродействия регистра и его упрощение.

8601

Поставленная цель достигается тем, что в регистре, содержащем последователь но соединенные ячейки памяти, каждая иэ которых, кроме первой и последней, asmonиена на К :) -триггере и двух элементах ИНЕ, выход первого из которых соединен с -входом R5 -триггера, R-вход R5-триггера каждой ячейки памяти подключен к выходу второго элемента И-НЕ данной ячейки памяти, первый вход элемента И-НЕ»p первой ячейки памяти и первые входы агорых элементов И-НЕ остальных ячеек памяти, кроме последней, подсоединены к информационному входу регистра, шину запуска и тактовые шины, второй вход второго элемента И-НЕ каждой ячейки памяти соединен с прямым выходом Я5-григгера последующей ячейки памяти, инверсный выход R5-триггера которой подклточен к первым входам первых элементов

И-HE предыдущих ячеек памяти и второму входу элемента И-НЕ первой ячейки памяти, инверсный выход 85-триггера последней ячейки памяти соединен с первым входом элемента И-НЕ данной ячейки памяти, со вторыми входами первых элементов И HE и с третьими входами вторых элементов И-HE ос альных ячеек памяти, кроме предпоследней, и с третьим входом элемента И-HE первой ячейки па30 мяти, первая тактовая шина соединена с третьими входами первых элементов ИНЕ нечетных ячеек памяти, кроме первой, вторая тактовая шина соединена с третьими входами элементов И-НЕ четных ячеек памяти, шина запуска соединена с

S -входом К5-триггера первой ячейки памяти и R-входами RS-триггеров остальных ячеек памяти, кроме последней.

На чертеже представлена функциональная схема предлагаемого регистра, 40

Регистр содержит ячейки 1-4 памяти (показаны только четыре ячейки памяти регистра) RS-триггеры 5-8, первые элементы И-НЕ 9-11, вторые элементы

И-НЕ 12-14, шина 15 запуска, тактовые шины 16 и 17, информационный вход 18 регистра.

Регистр функционирует следующим образом.

В исходном состоянии триггеры 58 всех ячеек 1-4 памяти находятся в состоянии О (t.å. на прямых выходахлогические "0 иа инверсных - логические "1 ). Управление триггерами 5-8инверсное, т.е. осуществляется логическим 0 ). Процесс преобразования начинается с сигнала "Запуск (логический

«О "), который с приходом прямого гак«

37 4 тового импульса на шину 16 устанавливает триггер 5 старшего разряда в состояние

"1" (т.е. на прямом выходе — логическая

1", на инверсном выходе — логический

"0"). Остальные триггеры 6-8 — в со стоянии "О", так как. на 5-ги входах триггеров 6-8 логическая 1".

При работе схемы в качестве регист ра в аналого-цифровом преобразователе напряжение О, а)т — напряжение, поступающее на компаратор с цифро-аналогового преобразователя (не показан), соответствующее логической 1 ячейки 1 памяти

ЭК.», сравнивается с измеряемым напряжением. ЕслиОх >0<<»», го на выходе компаратора логический "О, если

Ох (0 с»тт» »логическая 1 . Допустим, что».)х < a„U к1-0@С»,, где с1„ код старшего первого разряда регистра, тогда на выходе компарагора будет сигнал.логической "1, который должен сбросить триггер старшего разряда в состояние "0", mo cooraercrayer коду а *О., Действительно, с приходом тактового импульса на шину 16 прои.ходит установка RS-триггера с 6 следукмдего разряда в состояние "1" (гак как на 5-ом выходе этого триггера ло ический «0» с выхода элемента И-НЕ 9). На Ц-вход грит гера 5 старшего разряда поступает логический "О" с выхода элемента И-HE 12.

Он устанавливает триггер 5 в состояние

"0, что соответствуег коду а„=О

Допустим, что 0х> с» -О к +а О»»,)

Очаг) гпе Clg - код второго

Разряда) ° 0»», — напряжение ЦАП, соответствующее второму разряду. Тогда в пределах тактового импульса на шине 16 происходит установка ЫАП, а с приходом следующего тактового импульса происходит установка следующего третьего разри да в состояние 1, а второй раэрад остается в состоянии 1, что соогвегсгвуег коду М)т =1. Йействительно, с приходом тактового импульса на шину 16 происходит установка триггера третьего разряда в состояние 1" (так как иа Гвходе триггера 7 логический "Оф Одно временно с этим происходит блокировка элемента И-НЕ 12 и элемента И-НЕ 9.

На Я-входе триггера 6 логическая "1", так как с компаратора на элемент И-НЕ

9 поступает логический 0". Ои остенан ливаег триггер 6 в состоянии 1, что соответствует коду g =1. Иалее с приходом следующего тактового импульса на шину 16 происходит установка кода в третьем разряде и установка в состояние "1

8601 триггера 7, фиксирующего окончание преобразованияя.

Таким образом, в течение одного такта происходит опрос двух ячеек памяти (разрядов) регистра, что увеличивает быстродействие. Регистр благодаря предлагаемой структуре уменьшает число компонент и увеличивает быстродействие. Несмотря на го, что в предлагаемом регистре элементы

И-НЕ имеют бопьшее количество входов е по сравнению с известным, в ингекционной схемотехнике элемент И-НЕ реализуется одним транзистором, à rn -входы объединяются в один узел. Каждая ячейка памяти регистра, за исключением старшего, содержит 4-е транзистора. Старший разряд содержит 3-4 транзистора.

Повышение быстродействия в устройстве осуществляется эа счет опроса двух ячеек памяти регистра в одном тахте, а упрощение - эа счет сокращения числа элементов. формула изобретения

Регистр, содержащий последовательно, соединенные ячейки памяти, каждая иэ к горых, кроме первой и последней, выполнена на К$-триггере и двух элементах И- 3Q

НЕ, выход первого из которых соединен с

S -входом ИЯ-триггера,Я-вход Ц$-триггера каждой ячейки памяти подключен к вь ходу второго элемента И-НЕ данной та Иячейки памяти, первый. вход элемента 35

НЕ первой ячейки памяти и первые входы вторых элеменгов И HE остальных яче37 6 ек памяти, кроме послеа ей, подсоединены к информационному входу регистра, шину запуска и тактовые шины, о г л к ч а юшийся тем, что, с целью повышения быстродействия устройства и его упрощения, в нем второй вход второго элемента

И-НЕ каждой ячейки памяти соединец с прямым вькодом RS-триггера последуюme1 ячейки памяти, инверсный выход RSтриггера которой подключен к первым входам первых элементов И-НЕ этой ячейки памяги и предыдущих ячеек памяти и . второму входу элемента И-НЕ первой ячейки памяти, инверсный выход RS-триггера последней ячейки памяти соединены с первым входом элемента И-НЕ данной ячейки памяти, со вторыми входами первых элементов И-НЕ и с третьими входами вторых элементов И-НЕ остальных .ячеек памяти, кроме предпоследней, к с . третьим входом элемента И-НЕ первой ячейки памяти, первая тактовая шина соединена с третьими входами первых элементов И-НЕ нечетных ячеек памяти, кроме первой, вторая тактовая шина соединена с третьими входами элементов И-НЕ четных ячеек памяти, шина запуска соединена с с -входом RS -триггера первой ячейки памяти и Й--входами Й6-триггеров octansных ячеек памяти, кроме последней.

Источники информации, принятые во внимание. при экспертизе

1. Авторское свидетельство СССР

M. 443 83, кл. Н 03 К 13/258, 1974.

2! ЭЕЕЕ 7pur па6 аУ ЬоЬ4 - S+a+6

C4r cults".8с - й. 1978, Ж6, р.738-739 (прототип) .