Устройство для исправления ошибок в дискретной информации

 

Сеюз Соеетсанх

Соцмалнстмческих

Республик

onucanvE

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное k авт. сеид-ey— (22) Заявлено 220б78 (21) 2б34206/18-09 с присоединением заявки Ио (23) ПриоритетОпубликовано 300881. Бюллетень М9 32 о>860335 5 М К„з

Н 04 L 11/08.

Н 03 К 13/34

Государствеииый комитет

СССР ио делам изобретеиий и открытий (53) УДК 821.394. .14 (088.8) Дата опубликования описания 300881 (72) Авторы изобретен и я

К.К.Ещин, А.К,Заволокин, В.И.Заровскнй, A.A.Èîøêîâ, И.Ф.Мусатов, В.И.Рейнер и Е.К.Юферова

i

1 м

t (7! ) Заявитель (54) УСТРОЙСТВО ДЛЯ ИСПРАВЛЕНИЯ ОШИБОК

В ДИСКРЕТНОЙ ИНФОРМАЦИИ

Изобретение относится к электросвязи и может использоваться в многоканальных системах передачи информации °

Известно устройство для исправления сшибок в дискретной информации, содержащее локалиэатор ошибок, выходы которого соединены с соответствукщими входами дешифратора и с соответствующими входами элемента ИЛИ, а также сумматоры по числу разрядов в блоке корректирующего кода 1).

Однако известное устройство обеспечивает исправление только одной ошибки и не позволяет обнаруживать 15 и исправлять ошибки в М- смежных двоичных разрядах.

Цель изобретения — повышение исправляющей способности за счет исправления ошибок в группах смежных разря- t0 дов блока корректирующего кода, ° . Для достижения цели в устройство для исправления ошибок в дискретной информации, содержащее локализатор ошибок, выходы которого соединены с 25 соответствуххцими входами дешифратора и с соответствующими входами элемен та ИЛИ, а также суммат. ры по числу разрядов в блоке корректирующего кое, введены дополнительные суж аторы 30 по числу проверочных разрядов в блоке корректирующего кода и блоки ключей йо числу разрядов в блоке корректирующего кода, при этом входы сумматоров объединены с соответствующими входами дополнительных сумматоров, выходы которых соединены с соответствующими входами локализатора ошибок и с соответствующими сигнальнывм входами блоков ключей, управляющие входы и выкоды которых соединены соответственно с соответствующими выходами дешифратора и с соответствующими входами сумматоров, а локалиэатор ошибок состоит из элементов ИЛИ по числу проверочных разрядов в блоке корректируххцего кода.

На чертеже приведена структурная электрическая схема предложенного устройства. устройство содержит сумматоры

1„,1,...,1„, дополнительные сумматорй 2, 2х,..., 2н, локалиэатор 3 ошибок, состоящий иэ элементов ИЛИ 4, 4,..., 4 „дешифратор 5, элемент

ИЛИ бу блоки 74i 72. ° i 7 ючей.

Устройство работает следукацим Ьбраэом.

Прн поступлении по,входным шинам входного корректирующего кода в каж860335

Формула изобретения

d0

6S дом дополнительном сумматоре Q осуществляется проверка соответствующего контрольного соотношения путем сложения и вычитания соответствующих

P-ичных разрядов. В результате в каждом дополнительном сумматоре 24, 2, 2> фиксируется значение "О", если укаэанных разрядах нет одиночной шибки, и величина ошибки со своим знаком в противоположном случае, На выходе каждого элемента ИЛИ 4 локалиэатора 3 появляется сигнал "О", если в дополнительном сумматоре 24 получено значение "О", и сигнал "1", если это значение отлично от нуля. Если на выходе хотя бы одного элемента

ИЛИ 4„ локализатора 3 появляется "1"„ элемент ИЛИ формирует сигнал о наличии ошибки. Кроме того, совокупность сигналов на выходе элементов ИЛИ 4, 4 „локализатора 3 указывает номер отказавшего разряда. Этот номер (j) поступает на вход дешифратора 5 и йа его соответствующем (j -м) выходе появляется сигнал, отпирающий блок

7, ключей. При этом на одни входы соответствующего сумматора 1 поступает со входных шин значение j-ra (искаженного) Р-ичного разряда, а на другие — значение ошибки в этом разряде с выходов дополнительного сумматора 2 через блок 7j ключей. В сумматоре 1 производится вычитание значения ошибки из .значения искаженного разряда (или сложение с ннм в зависимости от знака, е которым получена ошибка), в результате чего Hà выходах этого сумматора 1j формируется исправленное значение этого разряда.

8 других сумматорах 1, соответствую-: щих неискаженным разрядам, на входы поступают только значения этих разрядов со входных шин, которые беэ изменения передаются на выход, поскольку соответствующие блоки 7 ключей (кро-. ме 7j) заперты сигналами с выходов дешнфратора 5.

Например, вместо правильной кодовой комбинации 0221131 принята комбинация 0221101, т.е.произошло искажение шестого слева P-ичного разряда (нуль), вместо двоичной комбинации

11 в этом разряде принята комбинация

00, что соответствует двоичной ошибxe(M-2). Проверка контрольных соотношений в дополнительных сумматорах

24, 2 2, 2, (no модулю 4) дает соответственно значения 1 — 1 - 0 - 1 =

-1 3 2 — 2 — 0 — 1 =-1 = 3, 0 - 21 — 1 = О, вместо 1 — 1 -3 — 1 = 0, 2-2- 3-1= 0, 0-2-1-1=0.

Наличие ненулевых результатов на выходах сумматоров 24, 2 вызывает. положение сигналов "1" на выходах элементов ИЛИ 44, 42 локализатора 3 и на входы дешифратора 5 поступает двоичный код 110, обозначающий номер искаженного разряда (6). На шестом выходе дешифратора 5 появляется сигнал

t0

3D

"1", который открывает блок 7 ключей, и в сумматоре 16 происходит сложение значения искаженного шестого разряда (0) со значением ошибки с выходов дополнительного сумматора 2 (3). В результате на выходах сумматора 1 появляется исправленное значение шестого разряда (3). Остальные разряды проходят на выходные шины реэ изменений.

Если ошибка происходит в разрядах

1, 2, 4, соответствующих контрольным разрядам х, y, z, то в этом случае значение ошибки в соответствующем доволнительном сумматоре (2З2 2 ) получается с противоположным знаком. Поэтому в сумматорах 1, 1, 1А при коррекции производится операция вычитания, а не сложения.

Технико-зкономические преимущества предлагаемого устройства заключаются в его более высокой корректирующей способности, поскольку оно может обнаруживать и исправлять ошибки кратности М в соответствующих Р-ичных разрядах кода, одновременно устройство является более быстродействующим, чем корректирующие устройства, исправляющие ошибки кратности М и построенные на основе последовательных сдвигающих регистров с обрарными связями, так как требует для коррекции меньше тактов. Арифметические сумматоры, используемые в предлагаемом устройстве, выпускаются серийно в виде единой интегральной схемы (например, четырехразрядный арифметико-логический блок),так что оно . обладает высокой технологичностью.

Устройство для исправления ошибок в дискретной информации, содержащее локализатор ошибок, выходы которого соединены с соответствующими входами дешифратора и с соответствующими входами элемента ИЛИ, а также сумматоры по числу разрядов в блоке кор ректирующего кода, о т л и ч а ю— щ е е с я тем, что, с целью повышения исправляющей способности за счет исправления ошибок в группах смежных разрядов блока корректирующего кода, введены дополнительные сумматоры по числу проверочных разрядов в блоке корректирующего кода и блоки ключей по числу разрядов в блоке корректирующего кода, при этом входы сумматоров объединены с соответствующими входами дополнительных сумматоров, выходы которых соединены с соответствующими входами локалиэатора ошибок и с соответствующими сигнальными входами блоков ключей, управляющие входы и выходы которых соединены соответственно с соответствующими выходами дешифратора и с соответствую860335

Составитель В.Маврин

Редактор С.Юско Техред 3, Фанта ЕорректорЛ. Иван

Заказ 7575/32 Тирам 698 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, i-35, Раушская наб., д.4/5

Филиал ППП "Патент", г. Увгород, ул. Проектная, 4 щими входами сумматоров, а локализатор ошибок состоит из элементов ИЛИ по числу проверочных разрядов в блоке корректирующего кода °

Источники информации, принятые во внимание при экспертизе

1, Патент GAIA 9 3623155,кл.340"

146.1, 1971 (прототип).