Буферное запоминающее устройство

Авторы патента:

G11C19 - Цифровые запоминающие устройства со ступенчатым движением информации, например сдвиговые регистры (счетные цепи H03K 23/00)

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДИТИЛЬСТВУ

Союз Советских

Социапистических

Республик

<1>881855 (61) Дополнительное к авт. свид-вувЂ” (51)M „.з (22) Заявлено 2 Ц) 130 (21) 2872000/18-24

G 11 С 9/00 с присоединением заявки ¹(23) Приоритет

Государственный комитет

С С С P но делам изобретений и открытий

Опубликовано 151181.Бюллетень М 42

Дата опубликования описания 151181 (53) УДК 6 81. 32 7. 6 6 (088.8) (72) Авторы изобретения

А.В. Шанин и Г.П. Митин

j (71) Заявитель (54) БУФЕРНОЕ ЗАПОМИНИОЩЕЕ УСТРОИСТВО

Изобретение относится к вычислительной технике и предназначено для использования в качестве входных буферных запоминающих устройств (БЗУ) систем обработки информации.

Известно БЗУ, обладающее свойствами самоблокировки по окончании ввода информации, содержащее статический регистр и логические элементы и имеющее простую структуру (1).

Однако данное устройство не может блокироваться при приеме нулевого кода и, следовательно, имеет низкую помехозащищенность.

Наиболее близким к предлагаемому по технической сущности. является буферное запоминающее устройство, содержащее RS-триггеры, входы установки единичного состояния которых соединены с выходами первых элементов

И-НЕ, первые входы которых подключены к информационным шинам, а вторые входы объединены и подключены к шине блокировки, триггер блокировки и задержки, вход установки единичного состояния которого подключен к шине сброса, как и соответствующие входы

RS-триггеров, вход установки нулевого состояния и инверсный выход подключены соответственно к инверсному выходу и ко Входу установки единичного состояния триггера блокировки, прямой выход которого соединен с шиной блокировки, а вход установки нулевого состояния через многовходовой логический элемент связан с выходами первых элементов И-НЕ (2).

Недостатками этого БЗУ являются сложная схема формирования сигнала блокировки, низкая помехозащищенность эа счет отсутствия самоблокировки при записи нулевого кода, необходимость каждый раэ стирать информацию при снятии блокировки.

Цель изобретения вЂ” повышение помехозащищенности устройства и его упрощение.

Поставленная цель достигается тем, что в буферное запоминающее устройство, содержащее элементы памяти, например Rs-триггеры, R-входы которых соединены с выходами элементов И-НЕ первой группы, триггер блокировки, первый вход которого соединен с выходом элемента И, входы первой группы которого подключены к выходам элементов И-НЕ первой группы, информационные шины, соединенные с первыми входами элементов И-НЕ первой

30 группы, выходы RS-триггеров подклю881855 чены к выходам устройства, другие входы элементов И-НЕ первой группы соединены с шиной стробирования, элемент И-НЕ и шину сброса, введены элементы И-НЕ второй группы, первые входы которых соединены с информационными шинами, вторые входы элементов И-НЕ второй группы соединены с шиной стробирования, третьи входы элементов И-HE первой и второй групп соединены с выходом элемента И-HE входы которого подключены соответственно к выходу триггера блокировки и выходу элемента И, входы второй группы которого соединены с выходами элементов И-НЕ второй группы, второй вход триггера блокировки подключен к шине сброса.

На чертеже представлена функциональная схема предложенного устройства. 26

Устройство содержит элементы И-НЕ

1 первой группы„элементы И-НЕ 2 второй группы, элементы памяти, например RS- триггеры 3, элемент И 4, триггер блокировки 5, элемент И-HE 6, шина сброса 7, шина стробирования 8, информационные шины 9.

Устройство работает следующим образомом, При поступлении сигнала по шине сброса ? блокировки 5 устанавливается в единичное состояние, на выходе элемента И-HE 6 формируется единичный потенциал, который поступает на вторые входы элементов И-HE 1 и 2, подготавливая тем самым ЙЯ-триггеры

3 к записи. Информация поступает импульсным .кодом, причем при записи единицы кодовой импульс поступает на вход элемента И-НЕ 1, выход которого связан с входом установки единичного ф) состояния RS-триггера 3, а при записи нуля кодовый импульс поступает на вход элемента И-НЕ 2, выход которого связан с входом установки состояния того же RS-триггера З,так как при записи любого кода на входах многовходового логического элемента И 4 появляется совокупность кодовых импульсов. оассинхронизация которых не должна превышать длительности импульса.

С приходом первого кодового импульса на выходе многовходового элемента

И 4 формируется нулевой потенциал, который изменяет состояние триггера блокировки 5 на нулевое и поддерживает единичный потенциал на выходе элемента И-НЕ 6 до окончания последнего кодового импульса. Таким образом, сигнал блокировки с выхода элемента И-HE 6 появляется только по окончании процесса записи. 60

Шина стробирования 8 используется для записи потенциальных кодов, при этом кодовая информация поступа ет на входы элементов И-НЕ 6 парафазным кодом, а импульс записи поступает по шине стробирования 8, причем сигнал блокировки формируется по окончании импульса записи.

Таким образом, предложенное буферное запоминающее устройство позволяет записывать как импульсные, так и потенциальные коды, обладает высокой помехозащищенностью за счет возможности самоблокировки при записи любого кодового слова в пределах

1разрядности, причем схема формирова" ния сигнала блокировки содержит тоЛько один триггер и нет необходимости стирать хранящуюся в БЗУ информацию при каждом снятии блокировки.

Формула изобретения

Буферное запоминающее устройство, содержащее элементы памяти, например RS-триггеры, R-входы которых соединены с выходами элементов И-HE первой группы, триггер блокировки, первый вход которого соедннен с выходом элемента И, входы первой группы которого подключены к выходам элементов И-НЕ первой группы, информационные шины, соединенные с первыми входами элементов И-НЕ первой группы, выходы RS-триггеров подключены к выходам устройства, вторые входы элементов И-НЕ первой группы соединены с шиной стробирования, элемент И-НЕ и шину сброса, о т л ич а ю щ е е с я тем, что, с целью повышения помехозащищенности устройства и его упрощения, s него введены элементы И-НЕ второй группы, первые входы которых соединены с информа" ционными шинами, вторые входы элементов И-НЕ второй группы соединены с шиной стробирования, третьи входы элементов И-НЕ первой и второй групп соединены с выходом элемента И-НЕ, входы которого подключены соответственно к выходу триггера блокировки и выходу элемента И входы второй группы которого соединены с выходами элементов И-НЕ второй группы, второй вход триггера блокировки подключен к шине сброса.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 651412, кл. G 11 С 9/00, 1977.

2. Авторское свидетельство СССР

Р 511631, кл G 11 С 19/00, 1974 (прототип)..

881855

Сост авит ель А, Воронин

Техред З.фанта Корректор М. Коста

Редактор С. Тимохина

Тираж 648 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 9985/79

Филиал ППП Патент, г. Ужгород, ул., Проектная 4

Похожие патенты:

Регистр сдвига // 879652

Регистр сдвига // 877618

Буферное запоминающее устройство // 877612

Регистр сдвига // 875463

Регистр сдвига // 875462

Запоминающее устройство // 875461

Ячейка памяти для регистра сдвига // 868836

Запоминающее устройство // 868835

Устройство для сдвига информации // 864340

Буферное запоминающее устройство // 864335

Регистр памяти // 2106698

Изобретение относится к вычислительной технике и может быть использовано в различных цифровых устройствах, работающих в условиях воздействия помех

Регистр сдвига // 2110099

Изобретение относится к импульсной технике и может быть использовано в устройствах вычислительной техники и систем управления, работающих в условиях воздействия помех

Сдвиговый регистр // 2116678

Изобретение относится к сдвиговым регистрам, включающим в себя множество каскадированных ступеней, каждая из которых имеет входной вывод и выходной вывод

Регистр сдвига // 2143140

Изобретение относится к вычислительной технике и может быть использовано при построении универсальных и специализированных управляющих устройств, а также в устройствах диагностирования

Регистр сдвига // 2186428

Изобретение относится к области вычислительной техники и может быть использовано при построении универсальных и специализированных управляющих устройств и устройств диагностирования

Устройство обращения циклического сдвига и обращенного перемежения данных // 2189629

Изобретение относится к устройству обращения циклического сдвига и/или обращенного перемежения данных

Элемент памяти с механизмом управления энергией // 2214009

Изобретение относится к программируемому материалу памяти и к ячейке памяти, содержащей указанный материал памяти, в частности к тонкопленочной ячейке памяти

Регистр сдвига // 2219597

Изобретение относится к вычислительной технике и может быть использовано при построении универсальных и специализированных автоматических управляющих устройств, а также в устройствах диагностирования

Регистр сдвига // 2247433

Изобретение относится к области вычислительной техники и может быть использовано при построении универсальных и специализированных управляющих устройств, а также в устройствах диагностирования

Реверсивный регистр сдвига власова // 2309536

Изобретение относится к цифровой вычислительной технике и может быть использовано в процессорах ЭВМ и в устройствах цифровой автоматики