Преобразователь двоичного кода в двоично-десятичный

 

О П И С А Н И Е < 883893

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскнн

Социалистических

Республик (6l ) Дополнительное к авт. санд-ву (22)Заявлено 16.01.80 (21) 2899889/18-24 (5 3 ) М. Кд.

G 06 F 5/02 с присоелннением заявки М—

)ооударетеениый комитет

СССР (23) Приоритет ао делан изобретений и открытий

Опубликовано 23. 1! . 8!, Бюллетень Ле 43

Дата опубликования описания 23. 11.81 (53) 5K 681 325 (088.8) (72) Авторы изобретения

А. E. Nàðþòèí и Б. С.Демченко

Краснодарский ордена Трудового: Красного Знамени завод электроизмерительных приборов (7l) Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА

В ДВОИЧНО-ДЕСЯТИЧНЪ|Й

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении двоично-. десятичных преобразователей.

Известен преобразователь двоичного кода в двоично-десятичный, содержащий блок управления, переключатель эквивалентов, запоминающий блок сумматор-вычитатель и сдвигатель 51J.

Недостаток известного преобразователя состоит в относительно низком быстродействии, связанного с необходимостью реализации операций деления.

Известен также преобразователь двоичного кода в двоично.-десятичный,содержащий регистр, сумматор-вычитатель, блок хранения эквивалентов и каскады из десяти схем сравнения 27.

Недостаток данного преобразователя состоит в большом объеме аппаратуры..

Наиболее близким к предлагаемому по технической су1|ности и схемному построению является преобразователь двоичного кода в двоично-десятичный, содержащий блок управления, регистр цифры, регистр номера тетрады, блок хранения эквивалентов, схему сравнения, регистр преобразуемого числа и сумматор †вычитате P3).

Недостаток известного преобразователя состоит в низком быстродействии, связанньпч с необходимостью большого большого числа тактов, для определения значения каждого десятичного разряда.

Цель изобретения — увеличение быстродействия.

Поставленная цель достигается тем, что в преобразователь двоичного кода в двоично-десятичный, содержащий блок управления, вход которого соединен с управляющим входом преобразователя, регистр цифры, регистр номера тетрады, блок хранения эквивалентов, схему сравнения, регистр преобразуемого числа, сумматор-вычитатель, первый вход которого соединен с выходом

883893

Блок 10 представляет собой про-. граммируемый блок памяти, на адресные цепи которого поступает результат сравнения (выходы 13-15) и состояние регистра 5 (вход 16), а в ячейках по этим адресам хранятся двоичные коды анализируемых десятичных цифр и результатов преобразования согласно таблице.

При отсутствии сигнала на выходе

17 код на выходе 18 через регистр

5 определяет адрес двоичного эквивалента, который выбирается из блока 6 хранения эквивалентов для следующего шага анализа. Наличие сигнала на выходе 17 соответствует окончанию

55 блока хранения эквивалентов, второй вход соединен с первым входом схемы сравнения и с выходом регистра преобразуемого числа, вход которого соединен с выходом сумматора-вычитателя, дополнительно введен блок памяти,информационный вход которого соединен с выходом регистра цифры, управляю, щие входы соединены с выходами схемы сравнения, второй вход которой соединен с выходом блока хранения экви1 валентов, первый выход блока памяти соединен с управляющим входом сумматора-вычитателя и с входом изменения номера разряда блока управ— ления, второй выход блока памяти соединен с первым входом регистра цифры, первый и второй выходы блока управления соединены соответственно с входом регистра номера тетрады и вторым входом регистра цифры.

1(роме того, блок управления содержит счетчик, элемент И-ИЛИ-НЕ, первый, второй, третий, четвертый, пятый и шестой элементы.И, три элемента ИЛИ, элемент И-НЕ „ выход которого соединен со входом счетчика, выходы которого являются первым выходом блока управления и соединены со входами элемента И-ИЛИ-НЕ, выход которого соединен с первыми входами второго и шестого элементов И, вход изменения номера разряда блока управления соединен с первыми входами элемента И вЂ” НЕ и первого и пятого элементов И, управляющий вход блока управления соединен со вторыми входами элемента И-НЕ, первого, второго, пятого и шестого элементов И и первыми входаьы третьего и четвертого элементов И, вторые входы которых соединены с входом логической единицы, вхо— ды 1 -ro элемента ИЛИ (i=1-:3)соединены соответственно с выходами (2i-1)-ro и 21-ro элементов И, а выходы всех элементов являются вторым выходом блока управления.

На фиг.l представлена блок-схема предлагаемого преобразователя; на фиг.2 — схема блока управления.

Преобразователь содержит блок 1 управления; вход которого соединен с управляющим входом 2 преобразователя, переключатель 3 эквивалентов состоящий из регистра 4 номера тетрады и регистра 5 цифры, блок 6 хранения эквивалентов, сумматор-вычитатель 7, регистр 8 преобразуемого числа, схе5

1О

4 ма 9 сравнения, блок 10 памяти,входы 11-12 схемы 9 сравнения, выходы

13-15 схемы 9 сравнения,информационный вход 16 блока 10 памяти, выходы 17-18 блока 10 памяти, вход 19 двоичного преобразуемого числа регист ра 8.

Блок управления I состоит (фиг.2) из счетчика 20, формирователя 21 кодов, элемента И вЂ” НЕ 22, элемента

И-ИЛИ-НЕ 23. Выходы 24 счетчика 20 являются первым выходом блока управления, а выходы 25 формирователя кодов †втор выходом блока управления.

Через вход 26 на формирователь кодов подается сигнал логической единицы. Формирователь 21 кодов содержит шесть элементов И 27-32 и три элемента ИЛИ 33-35.

В блоке 6 хранения эквивалентов записаны двоичные эквиваленты десятичных чисел вида а 10, где а значение десятичной цифры (1-:9), К— порядок десятичной цифры.

Выбор двоичного эквивалента производится по адресу, задаваемому кодом на регистрах 4 и 5, выходы которых подключены к адресным цепям блока 6 хранения эквивалентов . Разряд ность регистра 4 определяется количеством де ятичных разрядов переводного числа (количеством тетрад) .Pe— гистр 5 состоит из четырех двоичных разрядов. В зависимости от соотноше ния кодов,на выходах 13 — 15 схемы 9 сравнения появляется код сравнения.

Если А)В сигнал неравенства появляется на выходе 13 код (100), при А(В— на выходе 14 (код 010), а при равенстве кодов А-В сигнал появляется на выходе 15 (код 001) .

88389

1 10; 2 ° 10; 3 ° 1О;4 ° 1О; 5 1О;6 ° 10

К-Ф

20 преобразования и на выходе 18 формируется код двоично-десятичной тетрады.

Преобразование осуществляется последовательным нахождением тетрат 5 двончно-десятичного кода, начиная со старшей тетрады, путем сравнЕния по абсолютному значению преобразуемого числа с заданным двоичным эквивалентом П 10 к " . С целью минимн- 10

Предлагаемый преобразователь ðàботает следующим образом.

Преобразуемое двоичное число по входу 19 поступает на регистр 8.

Управляющий импульс, поступающий по входу 2, запускает блок 1 управления который вырабатывает последователь—

25 ность команд и посылает их на переключатель 3 эквивалентов. С первого выхода блока управления в регистр 4 заносится код выбора двоичного эквивалента старшей.тетрады, а в регистр

5 со второго выхода блока 1 заносит30 ся код (0101) (соответствующий цифре .пять). По установленному коду адреса из блока 6 хранения эквивалентов выбирается код двоичного эквивалента.

Схема сравнения производит срав- 35 кение преобразуемого числа, поступившего с выхода регистра 8 с кодом двоичного эквивалента. Код результата сравнения по трем выходам 13-15 поступает соответственно на первый, второй 40 и третий входы блока 10,на четвертый вход которого поступает код цифры двоичного эквивалента (010 1) .

Программирования блока 10 показано в таблице.

По сформированному таким образом адресу выбирается код из блока IO.

При этом возможные случаи: а) преобразуемое двоичное число равно по абсолютной величине двоичному эквиваленту. На выходах 13-15 устанавливается код (001) (строка 3 таблицы), по которому вырабатывается сигнал окончания преобразования на выходе

17 и формируется код тетрады на выходе 18. Сумматор-вычитатель производит вычитание двоичного эквивалента, при котором регистр 8 "обнуляется", 3 4 зации числа шагов сравнения преобразуемого двоичного кода с задаваемыми двоичными эквивалентами, преобразование каждой тетрады начинается с выбора двоичного эквивалента равного 5 10 " ", Последовательность выбора двоичных эквивалентов схематически представлена в виде;

Начало преобразования а блок 1 управления вырабатывает ко-:. манды для перехода на следующую тетраду (в следующие тетрады записаны нули). б) преобразуемое двоичное число больше или меньше двоичного эквивалента. При этом код на выходе схемы сравнения соответственно (100) или (010), по которому формируется адрес для выбора цифры последующего эквивап лента. Признаком окончания формирования тетрады служит появление сигнала на выходе 17 блока 10.

Пример, Преобразование двоичного числа, соответствующего (50001) в двоично-десятичный код. В первом такте преобразуемое число сравниваетК-1 ся с двоичным эквивалентом 5 10 равным (50000). На выходе схемы 9 сравнения устанавливается код 100 (строка 1 таблицы) по которому, совместно с кодом цифры на входе 16, формируется на выходе 18 блока 10 код цифры для дальнейшего анализа (в данном примере он соответствует семи), который поступает на второй вход регистра 5. На выходе 17 .сигнал отсутствует. Код с выхода 18 заносится в регистр 5.

Во втором такте производится сравнение преобразуемого числа (50001) с другим двоичным эквивалентом (70000) .

На выходе схемы сравнения устанавливается код (010)(строка 5 таблицы), по которому на выходе 18 сформируется код цифры шесть и заносится в регистр 5. На выходе 17 сигнал отсутствует.

В третьем такте производится срав" кение преобразуемого числа с двоич ным эквивалентом, соответствующим

883893

Т акс= 4 Той + Тол

Т 1и Т CP ТCA

Выход 18

Вход 16

ВыЗначение

Выходы

Строка,Р ход десятичной цифры

1 0 1 0 1 0 0 1 l 1 0 0

1 0 0 1 0 1 1 0 0 0

1 0

1 0 0 О 1 1 0 1 0 1 числу (60000). Так как и в этом случае Л(В, на выходе схемы сравнения устанавливается код (010) (строка ll таблицы). Так как преобразуемое двоичное число 50000(A (60000 на выходе

18 формируется цифра пять (код 0101) и появляется сигнал на выходе 17, по которому производится запись кода цифры в двоично-десятичную тетраду, что соответствует выработке команды готовности тетрады. Одновременно код цифры поступает через регистр

5 на блок хранения эквивалентов для выборки двоичного эквивалента, соответствующего (50000), а сигнал с выхода 17 поступает на управляющий вход сумматора †вычитате 7 и второй вход блока 1 управления. В суммато- ре-вычитателе 7 производится вычитание найденного двоичного эквивалента из преобразуемого числа и полученный остаток записывается в регистр 8.Из блоков управления в регистр 4 заносится код адреса для задания эквивален— тов следующей тетрады, а в регистр

5 — начальный код равный пяти. По установленным кодам адреса выбирается код двоичного эквивалента равный

5 "10 . Порядок определения цифры второй и последующих тетрад не отличается от описанного. После отыскания цифры младшей тетрады преобразование оканчивается.

Блок 1 управления работает следующим образом.

В исходном состоянии счетчик 20 установлен в "0". По первому сигналу на входе 2 нулевой код в счетчике 20 сохраняется, что соответствует заданию адреса порядка двоичных эквивалентов старшей тетрады, а с выхода формирователя 21 выдается код (,101) на регистр 5 цифры. Появление единичного сигнала на выходе !7 соответствует окончанию преобразования, тетрады. При этом разрешается прохождение сигнала с входа 2 через элемент И-НЕ 22 на счетчик и по второму сигналу в него заносится единица, что соответствует заданию адреса порядка двоичных эквивалентов для следующей тетрады.. Одновременно единичный сигнал на выходе 17 поступает на о входы формирователя 21 и íà его выходах 25 появляется код (101)g, который заносится в регистр 5 цифры.

Максимальное время преобразования состоит иэ четырех тактов сравнения

15 (T gp ) H o+Horo TRKTB сложения (Т ), Минимальное время преобразования опреДеляется одним тактом сравнения и одним тактом сложения.

Среднее время преобразования не превышает

Т р д= 2Tcp + Tcg

Замена операций сложения (вычитания) более быстродействующей операцией сравнения, исключение операций сдви— га и анализа знаковых разрядов, минимизации шагов сравнения позволяет существенно повысить быстродействие преобразователя кодов.

Использование предлагаемого преобразователя в вычислительных машинах

35 позволит сократить время выполнения данной операции не менее, чем на

50 . Кроме того, основные элементы преобразователя, такие как блок хранения эквивалентов и блок преобразователя кодов могут быть выполнены в интегральном исполнении, что значительно уменьшит аппаратурные затраты.

883893

Выходы

13 14 15

Продолжение таблицы

Значение десятичной цифры

Строка, !"Вход 16

Выход 18

Зыход

lр 2р Зр 4р

Iр 2р Зр 4р 17

1 О

О l

1 1

I О

О 1

I О

0 1

О 1 1 О О

12

О О О 1

1 I I О 1!

О О О I 1

0 О О 1 О

1 О

О 1 1 О О

О 1

1 О 1

1 О О О О

1 О

1 1 О О О

1 1 О О О

1 1 О О 1

О 1

1 О I

1 1 О О

О 0 О 1

21

1 О О О О О О I, О О О

22 23

1 О О О ° О 1 О О О О О

1 О О О О О 1 1 О О О

О 1 О О 1 О О О О 1 О 1

О 1 О 0 О 1 О 1 О О О 1

О 1 О О О О 1 О 1 О О 1

7 1 1 1 О 1 О 0

7 I 1 I О О 1 О

7 1 1 1 О О О 1

9 1 О О 1 1 О О 1 О

1 О О 1 0 1 О О О

1 О О 1 О О 1

О 1 1 О 1 О О

О 1 .О О 1 О

О О О 1 1 О О

1 1 О О l О О О О

О О 1 О О О О О О

О О 1 О О. 1 О

О О I О О О 1

О 1 О

О О

1 О I

О 1

О I О

О l 1

l О 1

1 О 0

1 О 1

883893

2S

Формула изобретения

1. Преобразователь двоичного кода в двоично-десятичный, содержащий блок управления, вход которого соединен с управляющим входом преобразователя, регистр цифры, регистр номера тетрады, блок хранения эквивалентов,схе.ма сравнения, регистр преобразуемого числа, сумматор-вычитатель, первый вход которого соединен с выходом блока хранения эквивалентов, второй вход соединен . с первым входом схемы сравнения и с выходом регистра преобразуемого числа, вход которого соединен с выходом сумматора-вычитателя, отличающийся тем, что,с целью увеличения быстродействия,в него введен блок памяти,информационный вход которого соединен с выходом регистра цифры, управляющие входы соединены с выходами схемы сравнения, второй вход который соединен с выходом блока хранения эквивалентов, первый выход блока памяти соединен с управляющим входом сумматора-вычитателя и с входом изменения номера разряда блока управления, второй выход блока памяти соединен с первым входом регистра цифры, первый и второй выходы блока. управления соединены соответственно с входом регистра номера тетрады и вторьм входом регистра цифры.

2. Преобразователь по п.1,о т л и ч а ю шийся тем, что, в нем блок управления содержит счетчик, элемент И-ИЛИ-НЕ, первьп, второй, третий, четвертый, пятый и шестой элементы И, три элемента ИЛИ, эле— мент И-НЕ, выход которого соединен со входом счетчика, выходы которого являются первым выходом блока управления и соединены со входами элемента И вЂ И-НЕ, выход которого соединен с первыми входами второго и шестого элементов И, вход изменения номера разряда блока управления соединен с первыми входами элемента И-НЕ, первого и пятого элементов И, управляющий вход блока управления соединен со вторыми входами элемента И-НЕ, первого, второго, пятого и шестого элементов И и первыми входами третьего и чвтвертого элементов И, вторые вхо ды которых соединены с входом логической единицы преобразователя, входы j -го элемента ИЛИ вЂ . 13) соединены соответственно с выходами (2>-1) -го и 2„-го элементов И, а выходы всех элементов ИЛИ являются вторым выходом блока управления.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

N - 577524, кл, Q 06 F 5/02, 09.01.75.

2. Авторское свидетельство СССР по заявке 11 - 2837100/18-24, кл. G 06 F 5/02, 04.09.79.

3. Авторское свидетельство СССР по заявке N - 2529950/18-24, G 06 F 5/02, 15.10.77 (прототип).