Преобразователь двоично-десятичных чисел в коде 4,2,2,1 в двоичные

 

Союз Севетскик

Социалистическими

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВ ЕТЕЛЬСТВУ (n) 86()055 (61) Дополнительное к авт. свид-ву— (22) Заявлено 103.079 (21) 2828291/18-24 с присоединением заявки HP— (23) Приоритет—

Опубликовано 300881. Бюллетень М 32

Дата опубликования описания 300881 . (5()М. Кл.з

С 06 F 5/02

Государственный комитет

СССР ио делам изобретений и открытий (53) Ж681. 325 (088. 8) (72) Авторы изобретения

A.B.ÑòåïàHoâ и H.Н.Смирнов (71) Заявитель (54 ) !1РЕОБРЛЗОВАТЕЛЬ ДВОИЧНО-ДЕСЯТИЧНЫХ ЧИСЕЛ

В КОДЕ 4,2,2,1 В ДВОИЧНЫЕ

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении дноично-десятичных преобразователей.

Известен преобразователь двоичнодесятичных чисел н двоичные, содержащий дноично-десятичный регистр, элементы И и ИЛИ, сумматоры, выходы которых соединены со нходами двоична-де-10 сятичного регистра Щ .

Недостаток известного преобразонателя состоит н низком быстродействии.

Наиболее близким к предлагаемому по технической сущности и схемному 15 решению является преобразователь двоично-десятичных чисел в коде "4, 2, 2, 1" в двоичные, содержащий дноичнодесятичный регистр, состоящий из трех тетрад, первый и второй сумматоры, 20 выход первого разряда младшей тетрады двоично-десятичного регистра н выходы второго сумматора являются разрядными выходами преобразователя 2) .

Недостаток этого преобразователя также состоит в низкой скорости преобразования, связанной с большим числом циклов сдвига, суммирования и перезаписи преобразуемого числа в двоично-десятичный регистр. 30

Цель изобретения — увеличение скорости преобразования.

Поставленная цель достигается тем, что н преобраэонатель дноично-десятичных чисел в коде "4, 2, 2, 1" в двоичные, содержащий двоично-десятичный регистр, состоящий иэ трех тетрад, первый а второй сумматоры, выход первого разряда младшей тетрады двоично-десятичного регистра и выходы второго сумматора являются разрядными выходами преобразователя-, введен преобразователь кода "4, 2, 2, 1" в код

"8, 4, 2, 1", входы которого соединены с соответствующими выходами старшей тетрады двоично-десятичного регистра, а выход 3-го разряда (t 1-4 ) преобразователя кода "4, 2, 2, i" в код "8, 4, 2, 1" соединен с входами 3-ro u (3+2)-oro разрядов первого сумматора, выход 3-ого ()1-6) разряда которогО соединен со входамн (J+1)-го и (j+

+3)-ого разрядов второго сумматора, выход первого разряда средней тетрады двоично-десятичного регистра соединен со входаии первого н третьего разрядов второго сумматора, выход второго разряда средней тетрады двоично-десятичного регистра соединен со входом переноса первого сумматора, а выходы

860055 третьего и четвертого разрядов средней тетрады двоично-десятичного регистра соединены соответственно со входами первого и второго разрядов первого сумматора, выходы второго, третьего и четвертого разрядов младшей тетрады двоично-десятичного регистра соединены соответственно со входами переноса, первого и второго разрядов второго сумматора.

На чертеже изображена функциональt0 ная схема предлагаемого преобразователя.

Схема содержит тетрады 1-3 входного двоично-десятичного регистра, преобразователь 4 кода "4, 2, 2, 1" в код "8, 4, 2, 1", сумматоры 5 и 6.

Разряды двоично-десятичного числа представлены в коде "4, 2, 2, 1".

Выходы разрядов тетрады 1 подключены на входы преобразователя 4 кода, 20 выходы которого подключены ко входам сумматора 5, имеющим тот же нес, а также ко входам со сдвигом на два разряда в сторону старших разрядов.

Выходы разрядов с весами "2", "2", "4" тетрады 2 подключены ко нходам младших раэрядон сумматора 5, выход с весом "4" — ко входу с весом "2", выходы с весами "2" — ко входу с весом "1". Выходы сумматора 5 подключе— ны ко входам сумматора б, имеющим удвоенный вес, а также со сдвигом ко входам, имеющим восьмикратный вес.

Выход тетрады 2 с весом "1" подключен ко входам сумматора б с весом "1", а выходы тетрады 3 с весами "2" подклю- З чены ко входам сумматора 6 с весом

"1". Выход тетрады 3 с весом "4" подключен ко входу сумматора б с весом

"2". Выходы сумматора б и выход с весом "1" тетрады 3 являются выходами 40 устройства.

Устройство работает следующим образом.

На преобразователь 4 поступает цифра старшего десятичного разряда преобразуемого числа в коде "4, 2, 2, 1".

На выходы преобразователя 4 цифра старшего десятичного разряда преобразуемого числа поступает в коде "8, 4, 2, 1". Этот код поступает на входы сумматора 5 с весами "8", "4", "2", "1" и со сдвигом на два разряда н сторону старших разрядов на входы с весами "32", "16", "8", "4", т.е. значение цифры старшего разряда суммируется с этим значением, умноженным на четыре.

Таким образом, значение цифрой старшего разряда преобразуемого числа умно- жается на сумматоре 5 на пять. На разряды сумматора 5 с весом "2" и "1" д подключены также выходы разрядов тетрады 2 с весами "4", "2", "2" так, что на сумматор 5 поступает значение цифры второго десятичного разряда исходного числа, деленное на дна.

Код на выходах сумматора 5 представляет сумму цифры старшего разряда исходного числа, умноженной на пять, с половиной цифры следующего десятичного разряда. Выходам разрядов сумматора 5 "присваивается" удвоенный вес (т.е. выход с весом "32" считает ся имеющим нес "64", выход с весом "16" — имеющим вес 32 и т.д.) .

В этом случае код на выходах сумматора представляет собой сумму цифры старшего разряда, умноженной на десять, со значением цифры следующего десятичного разряда исходного числа.

Код с выходов сумматора 5 с учетом присвоенных весов поступает на нходы сумматора 6, имеющие те же веса ("64", "32" и т.д.), а также со сдвигом на два разряда в сторону старших разрядов на входы с весами "256", "128" и т.д., т.е. значение кода суммируется со своим значением, умноженным на четыре. Таким образом значение кода умножается на сумматоре б на пять. На разряды сумматора б с весами "2" и

"1" подключены также выходы разрядон тетрады 3 с весами "4", "2", "2", т.е. на сумматор б поступает значение цифры третьего десятичного разряда исходного числа, деленное на два. Коду на выходах сумматора 6 также "присвоен" удвоенный нес, т.е. он представляет сумму кода, поступающего с сумматора 5, умноженного на десять, и ко— да цифры третьего разряда исходного числа. Таким образом устройство реализует алгоритм преобразования двоичко-десятичного числа в двоичное.

После записи исходного числа и регистр

3 через нремя, необходимое для срабатывания преобразователя 4 и сумматоров, на выходах сумматора б фиксирует— ся двоичный код преобразуемого числа.

В случае, если исходное число представлено в коде "8, 4, 2, 1", необходимо исключить из устройства преобразователь кода "4, 2, 2, 1" н код

"8, 4, 2, 1" старшего разряд- и внести преобразователи кода "8, 4, 2, 1" н код "4, 2, 2, 1" н остальных разрядах, при этом выходы разрядов тетрады 1 подключаются непосредственно на входы последних, выходы которых подключаются на входы сумматоров 5 и б аналогично. Быстродействие устройства при этом не меняется.

По сравнению с известными устройствами, работающими по методу сдви—

ra, суммирования и перезаписи кода преобразуемого числа в регистр или устройствами преобразования методом поразрядного сдвига кода каждой тетрады и суммиронания на последовательных сумматорах, предлагаемое устройство является существенно более быстродействующим.

Использование предлагаемого устройства позволяет уменьшить число каскадон сумматоров по сраннению с из860055

Формула изобретения

Составитель М.Аршанский

Техред M. Рейнес Корректор .М. Коста

Редактор А.Лежнина

Заказ 7548/73

Тираж 745 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Маакна, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 нестными преобразователями и обладает более высоким быстродействием.

Преобразователь двоично-десятич5 ных чисел в коде 4, 2, 2, .1 в двоичные, содержащий двоично-десятичный регистр, состоящий иэ трех тетрад, первый и второй сумматоры, выход первого разряда младшей тетрады дноично- ®О десятичного регистра и выходы второго сумматора являются разрядными выходами преобразователя, о т л и ч а ю шийся тем, что, с целью понишения быстродействия, в него введен 15 преобразователь кода 4, 2, 2, 1 в код 8, 4, 2, 1, входы которого соединены с соответствующими выходами старшей тетрады дноично-десятичного регистра, а ныход i-ro разряда (i» О

»1-4) преобраэонателя кода 4, 2, 2, 1 н код 8, 4, 2, 1 соединен с входами i-ro и (i+2)-ого разрядов первого сумматора, выход j-ого (j»1-6) разряда которого соединен со входам (j+1)-ого и (jt3)-ого разрядов второго сумматора, выход первого разряда средней тетрады двоично-десятичного регистра соединен со входами перного и третьего разрядов второго сумматора, выход второго разряда средней тетрады двоично-десятичного регистра соединен со входом переноса первого сумматора, а выходы третьего и четвертого разрядов средней тетрады двоично-десятичного регистра соединены соответственно со входами первого и второго разрядов первого сумматора, выходы нторого, третьего и четвертого разрядов младшей тетрады двоично-десятичного регистра соединены соответственно со входами переноса, первого и второго разрядов второго сумматopa.

Источники информации, принятые но внимание при экспертизе

1. Авторское свидетельство СССР

9 237461, кл. G 06 F 5/02, 1969.

2. Авторское свидетельствь СССР

9 308426, кл . G 06 F 5/02, 1970.