Устройство для вычисления функций синуса и косинуса

 

О Il И C А Н И Е 907546

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскии

Социалистическик

Республик (61) Дополнительное K авт. свид-ву (22)Заявлено 24.07.80 (21) 2961580/18-24 с присоединением заявки М (23) Приоритет

Опубликовано 23.02.82. Бюллетень М 7

Дата опубликования описания 25.02.82 (53)M. Кл.

С 06 Г 7/548

Гоаударстееииый комитет

СССР

Ilo делам изабретеиий и открытий (53) УДК 681. . 3 (088. 8) (72) Автор изобретения

Е.И. Филатов (71) Заявитель

Новосибирский электротехнический институт (54) УСТРОЙСТВО дЛЯ ВЫЧИСЛЕНИЯ ФУНКЦИЙ

СИНУСА И КОСИНУСА

Изобретение относится к цифровой вычислительной технике и может быть использовано в вычислительных и информационно-измерительных устройствах и системах для вычисления или формирования функций синуса и косинуса.

Известно устройство, обеспечивающее кусочно-ступенчатую аппроксимацию воспроизводимой функции. Устрой о ство характеризуется сравнительно простой реализацией и высоким быстродействием (1 ).

Недостатком известного устройства является очень низкая точность.

t5

Наиболее близким по технической сущности к предлагаемому является устройство, содержащее входной регистр, разделенный на группу старших и первую и вторую подгруппы младших разрядов, три блока памяти, два блока умножения, сумматор и выходной регистр, при этом выходы группы старших разрядов входного регистра соединены с адресными входами первого и второго блоков памяти, выходы первой подгруппы младших разрядов входного регистра соединены с адресными входами третьего блока памяти, информационные выходы которого подсоединены к первым входам второго блока умножения, вторые входы которого соединены с информационными выходами первого блока памяти, а выходы — со вторыми входами сумматора, первые входы которого подсоединены к выходам первого блока умножения, соединенного первыми входами с информационными выходами второго блока памяти, а вторыми - с выходами первой и второй подгруппы младших разрядов входного регистра, выходы сумматора соединены со входами выходного регистра устройства.

8 данном устройстве двоично-кодированный аргумент х представляется в аиде х = х +дх, где хо - содержимое группы старших, а х — содержи907546 мое группы младших разрядов. В свою очередь Ьх представляется в виде

$x=hx6+hx, где ДХ6 и h.х — содержимое первой и второй подгрупп младших разрядов соответственно.

В основу алгоритма работы устройства положены соотношения

51пХ 51пХО COSQX +

+ cosÎ s l nhx ) (1)

COSX = COSXQ COSQX

51пхд s I nbxl (1 ) ,которые при некоторых достаточно малых значениях х могут быть заменены приближенными равенствами

5 1 пх «s in ° соЫх,1+Йх с 35хо (2)

CO SX -"СО5Х СО5АХ1

X 51ПХо, (2 ) t5

Если обозначить n — общее число разрядов аргумента, K — число старm ших разрядов, В- число разрядов в первой подгруппе младших разрядов, то методическая погрешность замены вь;.1ажений (1) на выражения (2) не k превышает значения (2 2"т ) +- 2 ). ь 25

Варьируя значениями К и 0 при заданном и можно вывести данную погрешность за пределы разрядной сетки.

11ак, например, при задании аргумента х, изменяющегося в пределах 0 зо

1,0 рад., в качестве К и Р следует взять соответственно: для n = 8

К=3и 1=1, для п =12 К=4и — 2, для г = 16 К = 5 Р = 3, и т.д. При вычислении функции sinx в первом и втором блоках памяти хранятся значения sinx и cosxo, а при вычислении cosx - значения cosx о и (-sinx0) соответственно. В третьем блоке памяти в обоих случаях записываются значения со5Ьх1. Суммарный

60 объем памяти равен 2 2 Ф2 информационных слоев, содержащих не менее и разрядов (2J.

Недостатком данного устройства является его сложность, обусловлен65 ная наличием трех блоков памяти и двух блоков умножения с большим числом многоразрядных информационных связей. Если для построения блоков умножения использовать традиционные многотактные схемотехнические ревения на основе регистров сдвига и сумматоров, то помимо достаточно больших аппаратурных затрат это приводит к заметному снижению быстродействия устройства. В принципе вычисление может быть осуществлено и без существенных временных задержек, если в качестве блоков умножения использовать матричные или табличные умножители. Но такое решение даже при малых и требует очень больших аппаратурных затрат, которые при больших и увеличиваются в такой степени, что техническая реализация такого рода умножителей в настоящее время является практически нецелесообразной.

Цель изобретения — упрощение конструкции устройства.

Поставленная цель достигается тем, что устройство, содержащее два блока памяти и сумматор, содержит первый, второй и третий счетчики, имеющие соответственно m, К и и разрядов (n разрядность аргумента, m - -количество младших разрядов, К вЂ” количество старших разрядов) и элемент задержки, причем счетный вход первого счетчика соединен с входом устройства и входом суммирования сумматора, выход переполнения которого соединен с счетным входом третьего счетчика, выход переполнения nepeoro счетчика соединен с счетным входом второго счетчика, входами сброса в нулевое состояние сумматора и третьего счет-1 чика и входом элемента задержки, выход которого соединен с входом записи начального кода третьего счетчика, выходы второго счетчика соединены с адресными входами первого и второго блоков памяти, выходы первого блока памяти подключены к соответствующим информационным входам сумматора, выходы второго блока памяти соединены с разрядными входами третьего счетчика, выходы которого являются выходами устройства.

На чертеже представлена структурная схема устройства.

Устройство содержит счетчики

1, 2 и 3, имеющие соответственно

m, К и и разрядов, блоки 4 и 5 памяти, и-разрядный накапливающий сумматор 6, элемент 7 задержки, вход 8 и выходы 9.

В основу алгоритма работы устройства положены следующие соображения.

Если аргумент х, выраженный в радианах, представить в виде x=x x, то, как это уже отмечалось, справедливы равенства,1) и (1 ).

При малых ах

CO5hX - 1 (3)

5 1 пЫ ДХ, (3 ) 5 и равенства (1) и (1 ) могут быть записаны в виде

51пх s ingtcosx ° х) (4)

C O SX " C O S X0 5 1 и Х О / Х (4 )

Как показывает анализ, при кодировании аргумента x s диапазоне 0

1,0 рад. и-разрядным кодом или в диапазоне 0 — †" (и+1)-разрядным кодом

2 абсолютная погрешность обеих прибl лиженных равенств,3) и (3 ) становится меньше 2 ("+"1, т.е. уходит за пределы разрядной сетки, при взятии

И в качестве Ах а = — младших разрядов г аргумента. При этом для вычисления функци синуса и косинуса вместо соот- 15 ношений (1) и (1 ) могут быть использованы соотношения (4) и (4 ).

Если результат вычислений также представляется и-разрядным кодом и при этом необходимо обеспечить результирующую погрешность, не превышающую погрешности дискретности, то значения inxо и cosx используемые при вычислении, должны содержать не менее п разрядов. Эти значения можно хранить в блоках памяти, управляемых по адресным входам кодом хо.

Число разрядов К, отводимых для кодирования х, равно " при работе в

Я- и диапазоне 0-1,0 рад или ; — + 1) при эг) работе в диапазоне 0 — †" . Информа2 ционная емкость каждого из блоков памяти составляет в общем случае 2 и/а или 2 n-разрядных слов соответстИ 2М венно.

Устройство работает следующим образом.

9075

Суммарный информационный объем блоков памяти устройства при вычислении функций синуса и косинуса в диапазоне аргумента 0-1,0 рад. и разрядности и, равной 8, 12 и 16 составляет соответственно 256, 1536 и

8192 бит.

В предлагаемом устройстве, в отличие от.известного, за счет применения более простого алгоритма вычислений и использования числоимпульсной формы представления аргумента вместо трех блоков памяти содержатся только два и исключены два блока умножения двоично-кодированных чисел. Это существенно упрощает структуру устройства и сокращает аппаратурные затраты, а также позволяет осуществлять вычисление в темпе по" ступления входной информации. Последнее свойство открывает широкие воэможности применения предлагаемого устройства для преобразования в реальном времени число- и частотноимпульсной информации, имеющей широкое распространение в информационноизмерительной и вычислительной технике, а также позволяет испольэовать его для построения цифровых функциональных генераторов соответствующих функций.

При вычислении функции синуса в исходном положении все разряды счетчиков 1, 2 и 3 и накапливающего сумматора 6 устанавливаются в нулевое состояние. Счетчик 3 работает на сложение. При вычислении функции косинуса все разряды счетчиков 1 и 2 и накапливающего сумматора 6 устанавливаются в нулевое, а все разряды счетчика 3 — в единичное состояние.

Счетчик 3 работает на вычитание. При вычислении функции синуса в блоках

4 и 5 памяти хранятся значения cosx и sinx соответственно, а при вычисо лении функции косинуса - наоборот.

Аргумент х в числоимпульсном коде подается на вход 8 устройства и да55 лее на счетный вход счетчика 1 и тактирующий вход суммирования накапливающего сумматора 6. Последний нарастающим итогом суммирует коды, сни46 6 маемые с выходов блока 4 памяти. Сигналы переполнения сумматора 6 поступают на счетный вход счетчика 3. При каждом переполнении m-разрядного счетчика 1, осуществляющего подсчет àх, к содержимому К-разрядного счетчика 2, формирующего очередные значения х „, добавляется единица-, п-разрядные сумматор 6 и счетчик 3 сбрасываются в нулевое состояние, а через некоторое время, зависящее от динамических характеристик счетчиков 2 и 3 и блока 5 памяти и определяемое элементом 7 задержки, в счетчик 3 заносит ся и-разрядный код очередного значения выходного слова блока 5 памяти.

Тем самым в соответствии со структурой выражений (4) и (4.) в счетчике 3 формируются и-разрядные значения sinx или cosx соответственно.

Для перехода от вычисления функции синуса к вычислению функции косинуса достаточно изменить исходное состояние и направление счета счетчика 3, а также поменять местами блоки 4 и 5 памяти.

907546

Формула изобретения

Ф р

Составитель A. Зорин

Редактор В. Данко Техред А.Бабинец Корректор С. Шекмар

Тираж 732 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 592/58

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

Устройство для вычисления функций синуса и косинуса, содержащее два блока памяти и сумматор, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства, оно содержит первый, второй и третий счетчики, имеющие соответственно в, К и и разрядов (n — разрядность аргумента, m - количество младших разрядов, К— количество старших разрядов) и элемент задержки, причем счетный вход первого счетчика соединен с входом устройства и входом суммирования сумматора, выход переполнения которого соединен с счетным входом третьего счетчика, выход переполнения первого счетчика соединен с счетным входом второго счетчика, входами сброса в нулевое состоявшие сумматора и третьего счетчика и входом элемента задержки, выход которого соединен с входом записи начального кода третьего .четчика, выходы второго счетчика соединены с адресными входами первого и второго блоков памяти, выходы первого блока памяти подключены к соответствующим информационным входам сумматора, выходы второго блока памяти соединены с разрядными входами третьего счетчика, выходы которого являются выходами устройства.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

N" 616633, кл. G 06 F 15/34, 1978 .

2. Авторское свидетельство СССР

?о N 622090, кл. G 06 F 15/34, 1978 (прототип).