Устройство для контроля интегральных блоков оперативной памяти

 

Союз Советскмк

CoLLNsIINc тмчвскмк

Рвспубнмк

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ »907586 (61 ) Дополнительное к а вт. с вид-ву (22) Заявлено 16.06.80 (2 i ) 2941347/18-24 с присоединением заявки Рв (28) Приоритет (53)M. Кл.

G 11 С 29/00

3Ъеударстеенный кемнтет

СССР

Ro делам нэебретеннй н открытки

Опубликовано 23.02.82. Бюллетень )ф 7

Дата опубликования описания 23.02.82 (53) УДК 681.327 (088.8) (72) Авторы изобретения

В. Г. Рябцев и В. М. Карягин (7I) Заявитель

Научно-исследовательский институт управляю

НПО "Импульс" (54) УСТР01еСТВО ДЛЯ КОНТРОЛЯ ИНТЕГРАЛЬНЫХ

БЛОКОВ ОПЕРАТИВНОЙ ПАМЯТИ

Изобретение относится к запоминающим устройствам.

Известно устройство для контроля блоков оперативной памяти, содержащее генератор импульсов, программный блок, элемент ЗАПРЕТ, 5 коммутатор, блок индикации и блок обнаружения короткого замыкания обмоток матриц 11).

Однако это устройство невозможно применять для контроля интегральных блоков памяти.

Наиболее близким к предлагаемому техническим решением является устройство, содержащее микропрограммный блок команд, первый выход которого подключен ко входу блока адресации, а второй выход — ко входу генератора контрольных данных, выход которого подключен к первому входу блока сравнения и первому входу 1троверяемого интегрального ОЗУ, выход которого через регистр приема информации соединен со вторым входом блока сравнения, выход которого подключен ко входу микропрограммного блока команд 12).

Недостатками этого устройства являются низкое быстродействие, поскольку проверка каждой ячейки контролируемого блока памяти осуществляется за пять циклов обращения к памяти, и недостаточная надежность. поскольку оно не обеспечивает проверку наличия взаимных связей между ячейками, расположенными в одной и той же половине паМяти.

Цель изобретения — повышение быстродействия и надежности устройства.

Поставленная цель достигается тем, что в устройство для контроля интегральных блоков оперативной памяти, содержащее адресный блок, формирователь контрольных сигналов, схему сравнения, регистр числа и блок микропрограммного управления, вход которого соединен с выходом схемы сравнения, первый выход — с входом адресного блока, а второй выход — с входом формирователя контрольных сигналов, выход которого подключен к псрвому входу схемы сравнения и является контрольным выходом устройства, второй вход схемы сравнения соединен с выходом регистра числа, входы которого явля3 907586 ются входами устройства, введены сумматоры по модулю два, триггер и элементы НЕРАВНОЗНАЧНОСТЬ, причем первые входы сумматоров по модулю два соединены соответственно с выходами адресного блока с первого по (n — 1)-ый, где n — количество разрядов адресного блока, вторые входы сумматоров по модулю два подключены соответственио к выходам адресного блока со второго по п-ый, выходы сумматоров по модулю два соединены соответственно с первыми входами одних из элементов НЕРАВНОЗНАЧНОСТЬ, вторые входы которых подключены к выходу трипера и первому входу другого элемента НЕРАВНОЗНАЧНОСТЬ, второй вход которого соедИнен с шииой нулевого потенциала, вход триггера подключен к третьему выходу блока микропрограммного управления, выходы элементов НЕРАВНОЗНАЧНОСТЬ являются адресными выходами устройства, На чертеже изображена структурная схема предлагаемого устройства.

Устройство содержит блок 1 микропрограммного управления, адресный блок 2, формирователь 3 контрольных сигналов, схему 4 сравнения, коитролируемый интегральный блок 5 оперативной памяти, регистр 6 числа, сумматоры 7 по модулю два, триггер 8, предназначенный для формирования кода маски, и элементы НЕРАВНОЗНАЧНОСТЬ 911 и 10.

Устройство работает следующим образом.

По программе блока 1 адресный блок 2 формирует двоичный код адреса, преобразование которого осуществляют сумматоры 7 по

35 модулю два путем поразрядного сложения лвоичного кода адреса со сдвинутым вправо на один разряд зиачением данного кода. Таким образом получается преобразованный код (n — 1) разрядов адреса, причем код старшего и-го

49 разряда адреса принимает значение нуль, для чего вход элемента НЕРАВНОЗНАЧНОСТЬ 10 соединен с шивой нулевого потенциала.

Преобразованный код адреса через weменты НЕРАВНОЗНАЧНОСТЬ 9 и 10 поступает иа адресные входы проверяемого иптеграль- 4 ного блока 5 оперативной памяти.

Формирование контрольных данных осуществляется формирователем 3 по команде блока I. Затем записывают нуль в первую ячейку проверяемого блока 5, по команде 50 блока l включают триггер 8, формирующий код маски, и инвертируют код адреса при п.. мощи элементов НЕРАВНОЗНАЧНОСТЬ 9 и 10. Если осло разрядов, кода адреса четное, то инверсиый коц адреса имеет лололне- И ние до четности, равное нулю. В последнюю ячейку памяти блока 5 записывают нуль. Затем двоичный код адреса увеличиваюг на

4 единицу, устанавливают триггер 8 в нулевое состояние и преобразуют код адреса при помощи сумматоров 7 и элементов НЕРАВНОЗНАЧНОСТЬ 9 и 10. По новому адресу записывают единицу и пров< дят проверку блока 5, как описано выше. Процесс преобразования адресов выполняется до тех пор пока

1 не заполняются информацией все ячейки проверяемого блока 5 оперативной памяти.

Преобразование кода адреса при считывании осуществляется аналогичным образом.

Считанная информация запоминается в регистре 6. Схема 4 сравнения сравнивает информацию с выхода регистра 6 и с выхода формирователя 3 контрольных сигналов. Результаты контроля поступают в блок 1. Таким образом, в устройстве обеспечивается непоследовательный обход ячеек памяти блока 5, при котором в каждом следующем цикле обращения код адреса изменяется в максимальном количестве разрядов, что исключает операции контроля четности кода адреса и упрощает комаиды управления формирователем 3 контрольных сигиалов, за счет чего сокращается время и повышается качество контроля. Устройство обеспечивает проверку взаимного влияния ячеек памяти и дешифраторов адреса блока 5.

Технико-зкономические преимущества предлагаемого устройства заключаются в более высоких, по сравнению с известным, быстродействии и надежности.

Формула изобретения

Устройство для контроля интегральных блоков оперативной памяти, содержащее адресный блок, формирователь контрольных сигналов, схему сравнения, регистр числа и блок микропрограммного управления, вход которого соединен с выходом схемы сравнения, первый выход — с входом адресного блока, а второй выход — с входом формирователя контрольных сигпалов, выход которого подключен к первому входу схемы сравнения и является контрольным выходо;; устройства, второй вход схемы сравнеиия соединен с выходом регистра числа, входы которого являются входами устройства, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия и надежности устройства, оно содержит сумматоры по модулю два, триггер и элементы НЕРАВНОЗНАЧНОСТЬ, при. чем первые входы сумматоров по модулю два соедииены соответственно с выходами адресного блока с первого по (n — 1)-ый (где n — количество разрядов адресного блока), вторые входы сумматоров по модулю

907586

Составитель В. Гордонова

Техред Е. Харитопчик Корректор M. Коста

Редактор Н. Бобкова

Тираж 624 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва. Ж-35, Раушская наб., д. 4/5

Заказ 601/60

Филиал ППЧ Пате и, г. Ужгород, ул. Проектная, 4 два подключены соответственно к выходам адресного блока с второго по п-ый, выходы сумматоров по модулю два соединены соответственно с первыми входами одних из элементов 11ЕРАВНОЗНАЧНОСТЪ, вторые входы которых подключены к выходу триггера и первому входу другого элемента НЕРАВНОЗНАЧНОСТЬ, второй вход -оторого соединен с шиной нулевого потенциала, вход три гера подключен к третьему выходу блока 10 микропрограммного управления, выходы элементов НЕРАВНОЗНАЧНОСТЬ являются адресными выходами устройства.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР 80 531196, кл. G 11 С 29/00, 1974.

2. Заявка ФРГ У 2408990, кл. G 11 С 29/00, 1976 (прототип).