Цифровое логарифмирующее устройство

 

О П И С А Н И Е (1918946

ИЗОБРЕТЕНИЯ

Союз Советскии

Социалистическии

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6! ) Дополнительное к авт. свид-ву (22)Заявлено 27,06.80 (21) 2982019/18-24 с присоединениеее заявки М (51)М. Кл. (53) УД„.К 681 ° 3 (088. 8) С 06 F 7/556

3Ъоударотааниый комитет

СССР ао делам, иэабретеиий и отерытиЯ (23) П риоритет о

Опубликовано 07. 04. 82. Бюллетень Юв 13

Ката опубликования описания 07.04.82 с, г

1 (72) Авторы изобретения

В.Д.Байков, В.В.Пикулин и В.Н.Попов

Пензенский-политехнический институт,, 0 (7l ) Заявитель (54) ЦИФРОВОЕ ЛОГАРИФИИРУЮЩЕЕ УСТРОЙСТВО

Изобретение относится к цифровой вычислительной технике и может быть использовано в ЦВМ, работающих в позиционных системах счисления с фиксированной запятой.

Известно логарифмирующее устройство, содержащее генератор тактовых, импульсов, регистр сдвига, регистр характеристик логарифмов, счетчик,и схему сравнения. Это устройство срав-.нительно просто (1) .

Недостаток устройства - низкая точность воспроизведения логарифмической функции.

Наиболее близким к предлагаемому по технической сущности является устройство, содержащее два сумматора, сдвиговый регистр, блок управления, элемент ИЛИ, элемент И, запоминающий блок, регистр, триггер, причем сумма.тор соединен со сдвиговым регистром, выход которого подключен ко входу сумматора, другими входами сумматор связан со входом элемента ИЛИ, вхо- дом элемента И и входом блока управления, выход элемента И подключен к третьему входу блока управления, выход запоминающего блока связан со входом регистра, выход которого соединен со входом второго сумматора, выход блока управления подключен ко входам сдвигающего регистра, регистра, запоминающего блока, триггера и обоих сумматоров f2)..

Недостатком данного устройства является невысокое быстродействие.

Цель изобретения - увеличение быстродействия.

Поставленная цель достигается тем, что в устройство, содержащее первый и второй сумматоры, блок управления и блок памяти, управляющий вход которого соединен с первым выходом блока управления, второй выход которого соединен с тактовыми входами первого и второго сумматоров, первый информационный вход и первый выход первого сумматора соединены со18946 4 держки, выход генератора импульсов соединен с входом второго элемента задержки и первыми входами второго и третьего элементов И, вторые входы которых соединены с.прямым и инверсным выходами триггера, вход которого соединен с выходом второго элемента

И и третьим выходом блока управления, четвертый выход которого соединен с

1î выходом третьего элемента И.

На фиг.l представлена блок-схема устройства; на фиг.2 - блок управляющей переменной; на фиг.3 - блок управления.

Цифровое логарифмирующее устройство содержит сумматор 1, вход 2 устройства, блок 3 сдвига, блок 4 управляющей переменной, блок 5 управления, блок 6 памяти, умножитель зо 7 и сумматор 8.

Блок 4 управляющей переменной.содержит элемент 9 ИЛИ, группы 10 и 11 элементов И, дешифраторы 12 и 13.

Блок 5 управления содержит гене25 ратор 14 импульсов, элемент 15 задержки, элементы 16-18 И, элемент

19 задержки, триггер 20 и регистр 21 сдвига, Блок 4 управляющей переменной зо предназначен для выработки четырехразрядных двоичных чисел в соответствии со следующими правилами:

На каждой К-й итерации, кроме первой, qq q определяется как обратный код от J --й "тетрады, считая слева, содержимого первого сумматора.

На первой итерации q oïðåäåëÿåòся в соответствии с табл.1, если в пятом и шестом разрядах, считая сле4в ва, содержимого первого сумматора находятся нули, в противном случае

qq определяется по табл .2.

Таблица 1

1 110

1 00 1

1100 l010

1000

1011

0110

1100

0100

1101

0011

1110

0001

Э 9 ответственно с входом аргумента устройства и входом блока управления, информационный вход и выход второго сумматора Соединены соответственно с выходом блока памяти и выходом устройства, дополнительно введены блок сдвига, умножитель и блок управляющей переменной, первый и второй управляющий входы которого соединены с третьим и четвертым выходами блока управления соответственно, пятый выход которого соединен с входом выдачи первого сумматора, второй информационный вход и второй выход которого соединены соответственно с выходом умножителя и информационным входом блока сдвига, управляющий вход которого подключен к пятому выходу блока управления, первый выход которого соединен с управляющим входом умножителя, первый и второй информационные входы которого соединены с выходами соответственно блока сдвига и блока управляющей переменной, первый выход первого сумматора подключен через блок управляющей. переменной к адресному входу блока памяти, при этом блок управляющей переменной содержит элемент ИЛИ,две группы элементов И и два дешифратора, входы которых соединены соответственно с выходами четных и нечетных элементов И первой группы, первые и вторые информационные входы элементов И которой соединены соответственно с входом блока и выходом элемента ИЛИ, входы которого соединены с входом блока, выходы дешифраторов являются выходом блока, первый и второй управляющие входы которого соединены соответственно с управляющими входами элементов И первой и второй групп, информационные входы элементов И второй группы соединены со входом блока, причем блок управления содержит генератор импульсов, два элемента задержки, три элемента

И, триггер и регистр сдвига, выход которого является пятым выходом блока управления, вход регистра сдвига соединен с выходом первого элемента И, информационные входы которого соединены с входом блока управления, управляющий вход первого элемента И соединен с выходом первого элемента задержки и вторым выходом блока управления, первый выход которого соединен с выходом второго элемента задержки и входом второго элемента заСтаршая тетрада

1000

46 6 рядах старшей тетрады сумматора l находятся единицы, то выполняется переход к следующей итерации..В противvsM случае блок 4 управляющей переменной выдает соответствующее значение qo, на умножитель 7 и блок 6 памяти, одновременно с блока 3 сдвига на умножитель 7 поступает значение содержимого сумматора 1, сдвинутое на

4 разряда вправо (x 2 ). Умножитель ф .

7 вырабатывает произведение (с1 хд 2 )

0 и подает его в сумматор 1, одновременно во второй сумматор 8 из блока

6 подается число In(l q 2 ), выбранное в соответствии с величиной с

На последнем такте происходит сложение содержимого сумматора l с произведением (q0.х0 2 ) и вычитание из содержимого второго сумматора 8 числа, поступившего из блока 6, результаты этих операций остаются в сумматорах.

Если после итерации в младшем разряде старшей тетрады находится ноль, то на 2-й итерации блок 3 выполняет сдвиг снова на 4 разряда, как на 1-й итерации. Если во всех разрядах старшей тетрады после 1-й итерации нахо;дятся единицы, то на 2-й итерации блок 3 выполняет сдвиг. на 8 разрядов вправо. Аналогично осуществляется п1, переход к каждой последующей итерации.

В предложенном устройстве на каждой итерации последовательно выполняются три примерно одинаковых по времени операции, определяющих время выполнения каждой итерации: выработка управляющей переменной о,., умножение q на (х„2 р) и сложение. Можно считать, что одна итерация выполняется за три единицы ма-. шинного времени (3 ); всего на вычисление логарифма требуется вреМя

Т,=3„-„/4, В известном устройстве вычисление производится за время Т= Е n+- ---" J.

Отношение Т/Тl показывает, что предложенное устройство позволяет умень- шить время вычисления примерно в

2 (п+3)/3 раз, например при п=30 - в

22 раза.

Старшая тетрада

1000

1101

1011

1001

1010

0111

0101

1011

1100

0011

0010

110 1

0001

1110

Устройство работает следующим образом.

В первый сумматор 1 по входу 2 подается аргумент х (О, x 1 ), второй сумматор обнуляется.

Процесс вычисления производится так, чтобы получить в сумматоре 1 двоичное число, во всех разрядах которогд находятся единицы: 0,1111...11.

Обозначив содержимое первого сумматора через х, содержимое второго сумматора - через у, можно записать процедуру вычисления в виде двух рекуррентных формул х . =х +я + 2 dq x g 1

Ц у =у -In(1+q<2 j ); у -ъ lпх, где К=О 1, 2, ... S; (S+I ). - число итераций;

j = I,2, 3, n/4.

Правила определения q приведены выше. 3а счет применения этих правил, использования комбинационного умножителя и чисел вида 1п(1+ц к 2 ), хранящихся в запоминающем блоке, уда-, ется в 4 раза уменьшить количество итераций. Если после К-й итерации тетрада числа х представляет собой число 1111,то величина 1 увеличивается на 1,5О в противном случае выполняется итерация . при том же значении 1.В процессе вычисления такая повторная итерация может потребоваться только один раз и то лишь для некоторых аргументов.

На первой итерации с сумматора 1 подается информация на блок 3 сдвига, блок 4 управляющей переменной и блок 5 управления, Если во всех раз35 формула изобретения

5 9189

Таблица 2

1, Цифровое логарифмирующее устройство, содержащее первый и второй сумматоры, блок управления и блок памяти, управляющий вход которого

918946 соединен с первым выходом блока управления, второй выход которого соединей с тактовыми входами первого и второго сумматоров, первый информационный вход и первый выход первого сумматора соединены соответственно с входом аргумента устройства и входом блока управления, информационный вход и выход второго сумматора соединены соответственно с выходом бло- to ка памяти и выходом устройства, о тл и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены блок сдвига, умножитель и блок:управляющей переменной, пер- Is вый и второй управляющие входы которого соединены с третьим и четвертым выходами блока управления соответственно, пятый выход которого соединен с входом выдачи первого сумматора, щ второй информационный вход и второй выход .которого соединены соответственНо с выходом умножителя и информационным входом блока сдвига, управляющий вход которого подключен к пятому 2s выходу блока управления, первый выход которого соединен с управляющим входом умножителя, первый и второй информационные входы которого соединены с выходами соответственно блока за сдвига и блока управляющей переменной, первый выход первого сумматора подключен через блок управляющей переменной к адресному входу блока памяти.

2, Устройство по и. 1, о т л и ч а ю щ е е с я тем, что блок уп.Ф равляющей переменной содержит элемент ИЛИ, две группы элементов И и два дешифратора входы которых соеS 40 динены соответственно с выходами четных и нечетных элементов И первой группы, первые и вторые информационные входы элементов И которой соединены соответственно с входом блока и выходом элемента ИЛИ, входы которого соединены с входом блока, выходы дешифраторов являются выходом блока, первый и второй управляющие входы которого соединены соответственно с управляющими входами элементов И первой и второй групп, информационные входы элементов И второй группы соединены с входом блока.

3. Устройство по п.1, о т л и ч а ю щ е е с я тем, что блок управления содержит генератор импульсов, два элемента задержки, три элемента И, триггер и регистр сдвига, выход которого является пятым выходом блока управления, вход регистра сдвига соединен с выходом первого элемента И, информационные входы которого соединены с входом блока управления, управляющий вход первого элемента И соединен с выходом первого элемента задержки и вторым выходом блока управления, первый выход которого соединен с выходом второго элемента задержки и входом второго элемента задержки, выход генератора импульсов соединен с входом второго элемента задержки и первыми входами второго и третьего элементов

И, вторые входы которых соединены с прямым и инверсным выходами триггера, вход которого соединен с выходом второго элемента И и третьим выходом блока управления, четвертый выход которого соединен с выходом третьего элемента И.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

N 330448, кл. G 06 F 5/02, 1972 °

2. Авторское свидетельство СССР и 448459, кл. G 06 F 7/38, 1974 (прототип).

918946 (к &оргию E,7) юг.

Составитель А.Зорин

Редактор В.Иванова Техред 3.фанта1

Корректор А.Дзятко

«В Ю Ю

Заказ 2 142/32 Тираж 732 Подписное

ВНИИЯИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Ю «1

Филиал ФЮ "Патент", r.Óæãîðîä, ул.йроектная, 4