Изобретение относится к вычислительной технике и может быть применено в комплексе с цифровой вычислительной машиной или s спецпроцессорах для оперативного вычисления показательно-степенной функции, например,в системах автоматического управления динамическими объектами.

Известно устройство для возведения в дробную степень, содержащее блок па10 мяти, блок возведения в дробную степень, блок извлечения корня, схемы сравнения, блоки ключей, цифро-аналоговый преобразователь, подключенный ко второму входу схемы сравнения, 15 соединенной своим выходом с управляющим входом блока возведения в дробную степень (11.

Недостатками известного устройства являются ограниченные функциональ ные возможности (так как число вос", производимых функций с дробными пока" зателл))и ограничено), сложность изза наличия блока памяти и необходимости цифро-аналогового преобразования, а также относительно низкое быстродействие.

Наиболее близким к предлагаемому по технической сущности является устройство, содержащее первый входной регистр, три блока умножения, два запоминающих блока, второй входной регистр, причем выход старших разрядов второго входного регистра соединен со входом второго запоминающего блока, а выход младших разрядов - с первым входом второго блока умноже- . ния (2) .

Недостаток известного устройства " ограниченные функциональные возможности, так как в устройстве вычисляется только та функция = х ), для которой в блоках памяти записано значение натурального логарифма старших

ycr разрядов хст, х, и т/хс,, низкая точность вычислений из-за применения приближенного алгоритма воспроизведения функции, а также сложность onf2071 ределяемая наличием двух блоков памяти и трех блоков умножения.

Цель изобретения - увеличение точности, расширение функциональных возможностей и упрощение устройства для вычисления показательно-степенной функции.

Указанная цель достигается тем, что в устройство для вычисления показательно-степенной функции, содержа- 1О щее первый регистр, блок умножения и второй регистр, дополнительно введены сдвигающий регистр, блок извлечения корня, коммутатор, триггер и два элемента И, причем выход блока !5 извлечения корня соединен с первым выходом устройства и первыми входами блока умножения, коммутатора и первого регистра, подключенного выходом ко входу блока извлечения корня, вход zo и выход второго регистра соединены соответственно с выходом коммутатора и вторым входом блока умножения, выход которого подключен к второму входу коммутатора, управляющие 2s входы которого соединены с прямым и инверсным выходами триггера, старший разряд регистра сдвига соединен с первыми входами первого и второго элементов И, выходы которых подключе- зо ны соответственно к управляющему входу второго регистра и первому входу триггера, второй вход которого является входом устройства управляющий вход первого регистра и второй вход первого элемента И соединены с первым управляющим входом устройства, второй управляющий вход которого подключен к второму входу второго элемента И и управляющему входу сдвига- 4в вого регистра, выход блока умножения является вторым выходом устройства.

При этом блок извлечения карня содержит (n-1) группу последовательно соединенных одноразрядных сум- 4 маторов (и - разрядность аргумента), группу сумматоров lо модулю два, группу элементов ИЛИ, группу элементов HE, (n-2) дополнительных группы по (n-i-1) (где i - номер so группы) сумматоров по модулю два в каждой группе, генератор единиц и группу из (n-2) элементов И, каждая

i-я группа ° (i = 1,2,...n-1) одноразрядных сумматоров выполнена из (n +

+ 2 - 1) одноразрядных сумматоров, а группы элементов ИЛИ, элементов HE и сумматоров по модулю два соответ7 ственно из (n"1) и (n-2) элементов, причем выход каждого i-го одноразрядного сумматора (! + 1)-ой группы соединен с первым входом (j-1)-го одноразрядного сумматора I-îé группы, второй вход первого одноразрядного сумматора 1-ой группы соединен с выходом переноса первого одноразрядного сумматора (i + 1)-ой группы, первыми входами i,-ых элементов И, элементов ИЛИ, сумматоров по модулю два групп и сумматоров по модулю два

1-ой дополнительной группы, выходы которых соединены с вторыми входами

= x (j = 2,, и - i) одноразрядных сумматоров i-ой группы, вторые входы j-ых (j = 2,,...n-i-1) сумматоров по модулю два i-ой дополнительнои группы соединены с выходами переноса первых одноразрядных сумматоров (n -j + 1)-ых групп, выход i-го элемента HE группы подключен к первому входу (n + 1 - 1) вЂ” го одноразрядного сумматора i-ой группы, второй вход которого соединен с выходом i-гоэлемента И группы, подключенного своим вторым входом к выходу переноса первого одноразрядного сумматора (1-2)-ой группы, первый вход (п + 2 вЂ” !)-го одноразрядного сумматора 1-й группы подключен к выходу I-ão сумматора по модулю два группы, подключенного своим вторым входом к выходу

i-го элемента ИЛИ группы, второй вход которого соединен с выходом {i+1)-го элемента ИЛИ группы, выход (n-1)-го элемента ИЛИ которой соединен с первым входом первого сумматора по модулю два каждой i-ой дополнительной группы, входом (и-1) вЂ” го элемента HE группы и вторым входом (n-2)-го элемента ИЛИ группы, второй вход (n + 2 - i) -го одноразрядного сумматора i-ой группы соединен с входом (2n - 2i + 1)-го разряда блока, (2n - 2i + 2)-й разряд которого подключен к третьему входу одноразрядного сумматора и входу (i-1)-го элемента HE группы, входы первого и второго разрядов блока подключены ко входам (n-1) -го элемента ИЛИ группы, к первым входам соответственно первого и второго одноразрядного сумматора (n-!)-й группы, вторые входы которых соединены соответственно с выходом (n-1)-го элемента НЕ группы и генератора единиц, подключенного к первому входу третьего одноразрядного сум5 9207 матора (п-1)-й группы, выходы переносов первых одноразрядных сумматоров и выход (и-1) -го элемента ИЛИ группы являются выходами блока, а вход каждого элемента И и выход каждого 1-го $ сумматора по модулю два групп выполнены в виде инверсных.

На фиг, 1 представлена блок-схема устройства; на фиг. 2 - блок извлечения корня. 1О

Устройство содержит блок 1 умножения, блок 2 извлечения корня, регистры 3, сдвигающий регистр 4, коммутатор 5, триггер б, элементы И 7, управляющие входы 8 и 9. Блок 2 из" 1$ влечения корня содержит одноразрядные сумматоры 1О, сумматоры 11 по модулю два, элементы ИЛИ 12, элементы НЕ 13, сумматоры 14 по модулю два, элементы И 15 и генератор 1б единиц. 20

Работу устройства рассмотрим на примере вычисления показательно-степенной функции вида у = а" при а > О, -1 < х 1, представленной в разрядной форме. 2$

l (111)

О Ф =0

11РИ, (5) где 1(111) 1(11 1 (T)

Ч(1)ч® Ч(Е-S)

7 2 ... 2

Ф ч(М 1 1 соответственно

ЭО

7" "1 -7

J ч m ,Ч=Ч Ч Ч 3

Ч 8Х

Ч -1 О - Ч m 1 ф -1 П где Х= Х g.Х,а=а..а аса..а разрядные векторы, представляющие собой разрядное изображение чисел х, а и у соответственно.

В соответствии с выражением (1) ч вектор у может быть представлен в виде следующей зависимости

17 б

1,2,...n искомого вектора z определяем по выражению

- значение переноса иэ старшего разряда вектора 5 1 ", определяемого на основании выражения

10ИЩ ) 1()дм b) где В" - величина, принимающая значения а векторы

Ю ч li) .3

„ n<- и ф - ф

i:1

1 в случае, когда х отрицательно, выражение (2) представляется

Ч 1 " (3) аналогично, полагая х =СОпМ, в со" ответствии с выражениями (2), (3) реализуется вычисление степенной функции. Работа параллельного корне"

l . иэвлекателя z = % осуществляется следующим образом. Старший разряд z искомого вектора z определяется на основании зависимости =а ча .(4)

ià1

Далее каждый последующий разряд Z

1 где 7 -7p,g «" 1 - 9 9=5 5

Работа устройства для вычисления показательно-степенной функции происходит следующим образом.

В исходном состоянии в первом входном регистре 3 записано а во втором регистре 3 - нуль, в сдвигающем ре гистре 4 записано значение х, а триггер б находится в нулевом состоянии, эа счет чего первый вход коммутато" ра 5 подключен к выходу. Поскольку на вход блока извлечения корня 2 noc" тупает с выхода первого входного ре"

V гистра 3 значение а, в блоке 2 проис" ходит -переходной процесс, после окончания которого на выходе его по выражениям (4-7) образуется значение 73, „ поступающее на первый выход и первые входы комму/таTOp2, бп.>1:.а

1 и первого регистра 3. Цал!"; â€ ., вый управл !ющий вход устройс;32 даетсл импульс (,g, пОступающ 1й

-IBP BblVi ЗЛ1Е 1РНТ /(/ И y: â€”:P2 BË JII»;Jl ;: .

:вЂ” .- ход пер г.pr 0 регистра сли значение старшего ра

Ве:-(тора х, поступаю(1(ее на г 2001-

3J BIBB IT0B И 7., равно епи1-1И!!.(;(ХОдС Г1зрВОГО ЭЛЕМЕ1ЛТ.=1 /1

:л ск Гнаг; х коз орьг/; 0=;-: управляющий вход Второго ре -, по переднему !ронту зап1л(= ""». Brо значение (!а, пос-;уг!В-1!,"/

1(Оммута.1-ор 5 на вход Второ-.((роме того, сигналам С ,ЕМУ фРОНтУ ЗаПИСЫВ»ЗЕТ В ПЕР:(-.й

-0I4 0B, !А, P З >-1»а Ч(Е«Н1ЛЕ (! « блоке у!1нон(енкл 1 к бло: <а .:: и ..:;к .

",одкт переходной процес" а КР-:. з-:/.««рот!; -.;. управляющий вход ус-: .;.Ойс-: ..

=рЕ1«1я Пог аЕTCB СИГ;-12JI С,,;0! 0p!I:

-ГР В О;,-.й «ЛЕ11»Н-, (4 . »I ..-,» по!!ту /,. тана влквее 0 1Г:

-;кчное состояние (которь,й -,2/<(q, В зтом состоянии в течение всего цк-; г

Ое О Вторс и Вход под .."9 .а=

П;-1 З=- ДНЕМУ ф(«01-!3 С, ал;зуе1 а сдвиговом pегк,.-.",::. =. информации влево на один разp.:-„::, (Осле окончания переходного про.::с« ..:-. -1а арвом выхсре устройств"-, .! р=

"- Гч ,- на-!ение 2, а на В гором -- ., .!;,"BBqB.

4Р ние 1с(д . Если зна -енк=- вЂ .--.:рог . раз.6. ряда х:3ек:тора х ра.-..; вЂ”::;

П СИ! !.1 !у С . Зн(с, ЧЕН,(2 "(! .:Врвый входной р г: стр

;. Ой регисiр 3 вЂ” сооiветстве! О з е-ч - г ;, /(/ нкеЪ - /й, после чего проце (: пoâ г"/L

:; »/2т» q „ЕСЛ 1/1 Х = (! ГО В: ВТ(313С! < ОЕ;истре 3 останетсл предыдущая кн (L" маикл, 2 г(ссле Окончания 0(LJIBäó",;:, IB

-о переход ого проце"са на перво : ходе образуетсл значение М ., „// Э/7

;=.тором - !/c3 . "J5, Таким об «азом «по ."ле поступления (и -1) пар сигнал(31-:. ! на втором выходе уcтоой..--;=а выражению (2) образуетсл зн» -.;: Ii ie ! искомого вектора (. В атом -лучае. ,11 когда в::-гервом такте работы зна .ение

1 старшего разряда х = 0 или к старших разрядов равно нулю, то при поступлении сигнала С, реализуетсл заг1ись :с лько в первый регистр 3 до -B>: пор„ пока г,асr .е очередного сдвига инфо!3."10ЦИИ В C,г("-::ГВЮЩ(ЕМ PPГКСтРЕ Ч П,-. 01:Г" налу Г (1 -=" выходе старш(!его разряд;; его нс появится единица. Посл= з o! и,=, -! Ä i!0! К !НО ОИ» 2 НV (. гда ;-Качение х от. :-к (2!Те.J. ь 10, То в

l I:.: 3i;Iй! !iBf ИСТР!

= »! 2 J10 Г исходном состолник

3 запксываетсл зна

3 ет1! !ь и процесс (:(а-! i!1К

// /11

НН, и

pB:ал!кзацки Вь!

1/ !Ц 1 К 13 B JI 1 Ч И Н а пг>к ка: <-ом. 1 =..рсмс

1 .1iBнкк ,:::::з ным кoнс та;, -!В,- ;.- (Л В ПЕР

1/ -1 p " ч .liа- = (:ОС ".., .::-C 1 Ь СЬ! - AC!1, -1РТГ.Л

5 н

-(- л, 0 1! О" i ьвьlчк -леl-:;1 й- (а,- чрвЂ” 01 О, ТО В усipÎIICTÂB реа "1113yеТСл

-.н; . (i!:,i-, к =! " с !21(ере/в

::! . П("* " 1«,=,. /;-!!" (- 1:31 0;ÑК I -",КR : v Т/а (!, ."/» i 0,:,! с 3 !, 0, «!»: . В. .. -! к с л е ч к я и 0 к а

;="2 i Ел ЬНО Г /ЕГ!ЕНН(31! г." «11: КК ., СОДЕРН(а щЕЕ ПЕрВЬ(й г1ЕГ1 Ст,,. бПОК ",. !ЛНО>!(ЕНИЯ И

,торой р-.---:.10ip. G !- !» . ч а Io щ е ес;;. т.--. -;! i;:елью <10вышения точ к „В вЂ”.B c BâB! Blli сдви; ающкй ре вЂ”;;,-: p „,= лок к!звле 1е".лл Y.opíÿ комму. ат p 3 p :i ГBp к, 1С-" зле!1РJIi2 1/1, прк

; (-.::, .«! х»«3 б410!1<.«к",,вЂ”: печения ковнл соевЂ”

i Ipp вым в,lхо);О/ i . T ро t(т!B а

П(2(«ВЬ!М1 ВХОдаМК б(1(«К-,I у!1!10ЖЕНКЛ . КОМ

Г / 1 -.:Тооа К г1ервог ВВГКС г12 . ПÎJKJ1Y3

:i1-! -1 i Jil ТЕЛЬ;-, О О Г10 .(1Е(.С ., I iO 1,.!Лл вЂ” -„;. Ул Ь вЂ”; а Т =„В -1 (К 0.1«21:

/1-,/1 "В вЂ”;«-., («1!(ЛЕ В .<. «Л}>, (.-.Г P,.,:, < С

Р-; 1!i»(i!- !" В -! - .,! . T(Л 1 "!; Оав Зна(12"

/ (и-1-1) сумматоров по модулю два

1-ой дополнительной группы соединены с выходами переноса первых одноразрядных сумматоров(п-j + !)-ых групп, выход i-го элемента НЕ группы подключен к первому входу(п+1 i)-ro одноразрядного сумматора i-ой группы, вто" рой вход которого соединен с выходом

i-ro элемента И группы, подключенного .. своим вторым входом к выходу переноса первого одноразрядного сумматора (1-2)-ой группы, первый вход (и +2-i) .одноразрядного сумматора i-ой группы подключен к выходу i-ro сумматора по модулю два группы, подключенного своим вторым входом к выходу i-го элемента ИЛИ группы, второй вход которого соединен с выходом(! + 1) -го элемента ИЛИ группы, выход(п-1}-го элемента ИЛИ которой соединен с первым входом первого сумматора по модулю два каждой 1-ой дополнительной группы, входом (n-l)-го элемента НЕ группы и вторым входом (n-2)-го эле мента ИЛИ группы, второй вход (n+2-i}-го одноразрядного сумматора

i-ой группы соединен с входом.(2n-2i + 1)-го разряда блока, (2п - 21 +

+ 2) -й разряд которого подключен к третьему входу одноразрядного сумматора и входу (i-1) -го элемента НЕ группы, входы первого и второго разря дов блока подключены к входам (n-1}- о элемента ИЛИ группы, к первым входам соответственно первого и второго од,норазрядного сумматоров (п-1) -й группы, вторые входы которых соединены соответственно с выходом (и-1)-го элемента НЕ группы и генератора единиц, подключенного к первому входу третьего одноразрядного сумматора (n-1)-й группы, выходы переносое пер" вых одноразрядных сумматоров и выход (n-l}-го элемента ИЛИ группы являются выходами блока, а вход каждого элемента И и выход каждого -го сумматора по модулю два групп выполнены в виде инверсных.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР 59634 1, кл. G 06 F 7/38, !978.

2. Авторское свидетельство СССР

N 575647, кл. G 06 F 7/38, 1977 (прототип) .

9 920717 10 ченного выходом к входу блока извлечения корня, вход и выход второго регистра соединены соответственно с выходом коммутатора и вторым входом блока умножения, выход которого подключен к второму входу коммутатора, управляю-. щие входы которого соединены с прямым и инверсным выходами триггера, старший разряд регистра сдвига соединен с первыми входами первого и второго элементов И,10 выходы которых подключены соответственно к управляющему входу второго регистра и первому входу триггера, второй вход которого является входом устройства, управляющий вход первого ре-1$ гистра и второй вход первого элемента

И соединены с первым управляющим входом устройства, вторый управляющий вход которого подключен к второму входу второго элемента И и управляющему 20 входу сдвигового регистра, выход блока умножения является вторым выходом устройства.

2.. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок извле- 25 чения корня содержит (и-1) группу последовательно соединенных одноразряднщх сумматоров(п вЂ” Разрядность аргумента), группу сумматоров по модулю два,группу элементов ИЛИ, группу элементов

НЕ, (n-2) дополнительных группы по (n -i-l) (где i вЂ” номер группы) сумматоров по модулю два в каждой группе,.генератор единиц и группу из (n-2) элементов И, каждая i-ая гРУппа (! = 1,2,... и-1) одноразрядных сумматоров выполнена из (n + 2 - i) одноразрядных сумматоров, а группы элементов ИЛИ, элементов НЕ и сумматоров по модулю два соответственно из (п-1) и (n-2) элементов, причем выход каждого j-ro одноразрядного сумматора (i + 1)-ой группы соединен с первым входом (j-1) -го одноразрядного сумматора i-ой группы, второй вход 4 первого одноразрядного сумматора 1-ой группы соединен с выходом переноса первого одноразрядного сумматора (i + 1)-ой группы, первыми входами

i-x элементов И, элементов ИЛИ, сумматоров по модулю два групп и сумматоров по модулю два 1-ой дополнитель" ной группы, выходы которых соединены с . вторыми входами j = х (j = 2,..., и"

-i) одноразрядных сумматоров 1-ой

И группы, вторые входы j-ых (j = 2...,, 920717

Составитель A.Çoðèí

Редактор Л.Лвраменко Техред И. Кастелевич Корректор Г

Заказ 2344/56 Тираж 732 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий t13О35, Москва, 8-35, Раушская, наб.,д.g/5

Филиал ППП "Патент" г.ужгород, ул.Проектная,4

Устройство для вычисления показательно-степенной функции

Устройство для вычисления параметров экспоненциальных функций // 911524

Устройство для вычисления логарифмов чисел,представленных число-импульсным кодом // 911523

Устройство для вычисления логарифмов // 888114

Устройство для потенцирования // 883900

Цифровой логарифмический преобразователь // 881741

Устройство для вычисления функции е // 877532

Устройство для вычисления логарифма числа // 860067

Устройство для вычисления логарифмачисла // 849210

Устройство для логарифмированиямассивов двоичных чисел // 847319

Оптический умножитель // 2076548

Устройство для вычисления логарифма // 2006916

Изобретение относится к вычислительной технике, предназначено для вычисления логарифма по основанию два от чисел, представленных параллельным двоичным кодом, и может быть использовано в цифровых системах обработки данных

Устройство для вычисления натурального логарифма // 2006917

Изобретение относится к вычислительной технике и предназначено для вычисления натурального логарифма двоичного числа, представленного в формате "фиксированная запятая"

Устройство для вычисления натурального логарифма комплексного числа // 2010312

Устройство для логарифмирования двоичных чисел // 924705

Устройство для вычисления функции @ // 926653

Устройство для логарифмирования массивов двоичных чисел // 926654

Устройство для логарифмирования чисел // 926655

Устройство для вычисления показательно-степенных функций // 928350

Устройство для вычисления логарифмической функции // 930314