Цифровой интегратор
ОП ИСАНИЕ
ИЗОБРЕТЕН ИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
Союз Советскик
Социалистические
Респубпии »>920721
{61) Дополнительное к авт. свид-ву (22)Заявлено 10.07.80 (21) 2959129/18-24 (5! )M. Кл. с присоединением заявки,1>к>
G 06 F 7/64
Ваудерстееииый комитет
СССР
II0 делам изооретеиий и открытий (23) Приоритет (53) УДК 681. 325..5:51,7.968 (088.8) Опубликовано 15.04.82, Бюллетень М 14
Дата опубликования описания 15.04.82 (72) Авторы изобретения
В.ф.Гузик и И.M.Êðèâoðó÷êo
1
Таганро гский радиотехни ческий институт им. В.Д.Калмыкова (71) Заявитель (54) ЦИФРОВОИ ИНТЕГРАТОР
Изобре1ение относи1ся к вычислительной технике и предназначено для использования в цио>ровых интегрирующихх ст ру кт урах.
Извест ны цифровые интеграторы, содержащие регистр и сумматор подинтегральной функции, блок умножения> регистр и сумматор остатка ин" теграпа> выходной блок и предназначенные для использования в цифровых и нт егрирующих ст рукт ура х с фи ксированной запятой и одноразрядными приращениями (1 g и 123 .
Основным недостатком этих цифровых интеграторов является отсутствие контроля за дос>оверностью их функционирования, что очень важно при испол ьзо вании цифровых инте грирующих структур в системах управления отвественными процессами.
Наиболее близким по технической сущности к предлагаемому устройству является цифровой интегратор, содержащий масштабный блок, сумматор подинтегральной функции, регистр подинтегральной функции, блок умножения, сумматор остатка интеграла, регистр остатка интеграла, блок квантования, блок свертки приращения подинтегральной функции, блок сверт" ки подинтегральной функции, блок свертки остатка интеграла, блок коммутации, сумматор по модулю d
30 счетчик по модулю d, блок сравнения, причем выход масштабного блока соединен со входом блока свертки приращения подинтегральной функции, первый выход которого соединен со вхо1S дом сумматора подинтегральной функции, первый выход которого соединен со входом блока умножения и со входом блока свертки подинтегральной функции, первый выход которого соединен через регистр подинтегральной функции со вторым входом сумматора подинтегральной функции, выход блока умножения соединен со входом сумматора остатка интеграла, первый
0721
3 выход которого соединен со входом блока квантования и со входом блока свертки остат ка интеграла, первый выход которого соединен через регистр остатка интеграла со вторым входом сумматора остатка интеграла, первый, второй, третий, четвертый, пятый, шестой и седьмой входы блока коммун ации подключены соот ветственно ко второму выходу блока сверт ки приращения подинтегральной функции, второму выходу сумматора подинтегральной функции, второму выходу блока сверт ки подинтегральной функции, первому выходу сумматора подинтегральной функции, второму выходу сумма т ора о ст ат ка инте грала, второму выходу блока сверчки остатка интеграла, первому выходу сумматора остатка интеграла, первый вход сумматора по модулю Д подключен к первому выходу блока коммутации,второй выход которого соединен со входом счетчика по модулю d, выход которого соединен со входом блока сравнения, второй вход которого соединен с выходом сумматора по модулю d вход масштабного блока является входом приращения подинтегральной функции цифрового интегратора, в1орой вход блока умножения, восьмой вход блока комму1ации и второй вход сум" матора по модулю d соединены со вхо" дом приращения переменной интегрирования цифрового интегратора, выход блока квантования является вы" ходом приращения интеграла цифрового интегратора, выход блока сравнения является выходом контроля цифрового интегратора (3).
Основным недостач ком этого цифрового интегратора являешься недостаточнал эффективность контроля за достоверностью его функционирования, повышению которой препятствуе1 рез" ко во эра стающие затраты оборудо вания.
Цель изобретения — повышение эффективности контроля за достоверностью функционирования цифрового интегратора при приемлемых затратах оборудования.
Поставленная цель достигается тем, что в устройство, содержащее блок масштабирования, вход которого соединен с входом приращения подинтегральной функции интегратора, сумматор подинтегральной функции, первый вход которого подключен к выходу регистра подинтегральной функции, а выход - к первому входу блока умножения и первому входу коммутатора, управляющий вход которого соединен с входом приращения переменной интегрирования ин1егратора и вторым входом блока умножения, выход которого соединен с первым входом сумматора остатка интеграла, второй вход которого подключен к выходу регистра остатка интеграла, а выход соединен с входом блока квантования, выход которого является выходом приращения интеграла интегратора, и вторым входом коммутатора, введены два преобразова1еля прямого кода в дополнительный, два дополнительных сумматора, два элемента "ИСКЛЮЧАЮЩЕЕ ИЛИ", два триггера и элемент И, причем, первый вход первого преобразователя кода соединен с выходом блока масштабирования и вторым входом сумматора подинтегральной функции, а выход подключен к первым входам первого и второго дополнительных суммато.- ров, вторые входы которых подклю,, чены к первому выходу коммутатора, 36 . третьи - к второму выходу коммутатора, третий вход которого соединен с выходом регистра остатка интеграла, вход ко1 орого подключен к выходу сумматора остатка интеграла, а четвертые входы первого и второго дополнительных сумматоров соединены с выходом второго преобразователя прямого кода в дополнительный, первый вход которого подключен к третьему выходу коммутатора, а второй вход соединен с вторым входом первого преобразователя кода с нулевыми входами первого и второго триггеров и являешься входом конца итерации интегратора, единичные входы первого и второго триггеров подключены соответственно к выходам первого и второго элементов "ИСКЛЮ-
ЧАЮЩЕЕ ИЛИ", первые входы которых соединены соответственно с выходом первого дополнительного сумматора и с выходом второго дополнительного сумматора, а вторые входы подключены к выходу регистра подинтегральной функции, вход которого соединен
И с выходом сумматора подинтегральной функции, а единичные выходы первого и второго триггеров соединены соответственно с первым и вторым входа5
1О
15 и
40
5 9 ми элемента И, выход которого является выходом контроля интегратора.
На фиг.1 представлена структурная схема цифрового интегратора; на фиг.2 - пример реализации преобразователя прямого кода в дополнительный °
В состав цифрового интегратора входят блок масштабирования 1, сумматор 2 подинтегральной функции, регистр 3 подинтегральной функции, блок 4 умножения, сумматор 9 остатка интеграла, регистр 6 остатка ин" теграла, блок квантования 7, коммутатор 8, первый преобразователь 9 кода, второй преобразователь 10 кода, первый дополнительный сумматор 11, второй дополнительный сумматор 12, первый элемент "ИСКЛЮЧАЮЩЕЕ ИЛИ" 13,второй элемент "ИСКЛЮЧАЮЩЕЕ ИЛИ" 14, первый триггер 15, второй триггер 16, элемент И 17, вход 18 приращения подинтегральной функции, вход 19 приращения переменной интегрирования, выход 20 приращения интеграла, вход 21 конца итерации, выход 22 контроля.
В состав преобразователя кода фиг.2) входят триггер 23, первый элемент И 24, элемент ИЛИ 25, линия задержки 26, второй элемент И 27, элемент НЕ 28, причем нулевой выход триггера 23 соединен со входом первого элемента И 24, выход которого соединен с входом элемента ИЛИ 25 и .через линию задержки 26 - с единичным входом триггера 23, единичный выход которого соединен со входом второго элемента И 27 второй вход которого соединен с выходом элемента НЕ 28, а выход - со вторым входом элемента ИЛИ 25, выход которого соединен с выходом преобразователя кода, первый вход преобразователя кода соединен со вторым входом первого элемента И 24 и входом эле" мента HE 28, а второй вход преобразователя кода соединен с нулевым входом триггера 23.
Работает цифровой интегратор следующим образом.
На входы 18 и 19 интегратора в каждом шаге интегрирования подают" . ся одноразрядные приращения 5<у и
Ь х подинтегральной функции и пере" менной интегрирования соответственно. В масштабном блоке 1 приращения а<у масштабируются и поступают на вход сумматора 2, на второй вход ко20721 б торого с регистра 3 поступает значение подинтегральной функции у (y. <) вычисленное на предыдущем шаге интегрирования. В результате выполне" ния операции суммирования получается новое значение подинтегральной функции
У = У р -1 +ДК Ую
rye I; - шаг интегрирования.
Новое значение подинтегральной функции у< с выхода сумматора 2 по" ступает на вход регистра 3 и на вход блока умножения 4. На второй вход блока умножения 4 поступают одноразрядные приращения переменной интег" рирования д<х с шины 19. Результат . умножения значения у на приращение д„х с выхода блока 4 поступает на вход сумматора остатка интеграла 5, на второй вход которого поступает из регистра 6 значение остат ка ин" теграла Sо < 1 предыдущего шага интегрирования. Полученное в сумматоре 9 значение неквантованного при" ран1ения интеграла p
Ф вход блока 7, где происходит выделе" ние квантованного приращения интеграла д„S на выход 20 интегратора, а в регистр 6 заносится новое значение остатка интеграла.
Для проведения эффективного контроля за достоверностью функционирования интегратора используется логи» ческий метод контроля обратным счетом, заключающийся в вычислении об" ратным счетом на данном шаге решения значения подинтегральной функции предыдущего шага решения и сравне" ния полученного результата с исходHblM значением подинтегральной функции, полученным на предыдущем шаге решения и хранящимся в регистре .3 подинтегральной функции. И в случае, неверного выполнения промежуточных
45 операций в интеграторе на данном
1 шаге решения сравниваемые значения подинтегральных, функций не совпа" дут, зафиксировав тем самым ошибку в вычислениях.
Выполняется этот контроль в предлагаемом цифровом интеграторе следующим образом.
Запишем все выполняемые в интег" раторе арифметические операции в виде одной общей йк S = fy <„) +д„у) ax+So(K,)1t)
Ф
Так как приращение переменной интегрирования х может принимать значений "+1", "0", "-1" (так как
7 920 система кодирования приращения - тернарная), то в зависимости от значения Ь х эта общая операция, подлежащая контролю и, соответственно, алгоритм вычисления контрольного значения подинтегральной функции принимает разный вид.
Рассмотрим все три случая, Значение b Kx = +1, тогда h K S =
Ф
y(K ) + ay+SO(K-1)
10 откуда у(К,,) =д, S-Ьку-Во(к <) (2)
Полученное выражение позволяет производить контроль выполнения общей операции (1) в случае; если d, х=
=+1. 15
В этом случае, так как на вход коммутатора 8 по входу 19 поступает значение Ь х = +1, то значение (-S>(<<)) проходит с выхода регистра 6 через коммутатор 8 и, пре" образовавшись в преобразователе 10 в дополнительный код, поступает на второй вход сумматоров П и 12, а значение Ь 5 проходит с выхода сумк матора 5 через коммутатора 8 и поступает на третий вход сумматоров 1! и 12. На первь1е же входы этих сумматоров поступает с выхода масштабного блока 1 значение f-a 45 значением, вычисленным обратным счетом на сумматорах 11 и 12, на выходе соответствующего элемента "ИСКЛЮЧАЮЦЕЕ ИЛИ" 13 или 14 появляется сигнал, который устанавливает соответствующий триггер 15 или 16 в 50 единичное состояние, зафиксировав сбой. И если хотя бы один триггер 11 или 12 не зафиксирует сбой, что говорит о том, что значения подинтегральных функций совпадают, то следовательно вычисления в интеграторе на данном шаге решения выполнены верно. Если же оба триггера 721 8 зафиксируют сбой, что говорит о том, что происходит сбой при вычислениях в цифровом интеграторе или сбой одновременно в обоих сумматорах 11 или 12 контрольного оборудования, -ro элемент И 17 откроется и интегратор выдает на выход контроля 22 сигнал сбоя. Рассмортим теперь второй случай, Значение ь х=-1, тогда общая операция (1) принимает вид =-ь " S-s YiS откуда (К- ) К )K 0(k 1) В этом случае контроль достоверности функционирования цифрового интегратора производится также, как и в первом случае, когда a < х=+1, за тем„исключением, что на второй вход сумматоров 11 и 12 поступает значение (- й"K S ), преобразоваыное в дополнительный код в преобразователе 10, в который оно поступает через коммутатор 8 из сумматора 5, а на третий вход сумматоров 11 и 12 поступает из регистра через коммутатор 8 значение 50 (p ) и вычисление значения подинтегральной функции предыдущего шага решения производится уже в соответствии с выра-. жением (3). Рассмотрим теперь третий случай Значение х:=О, тогда общая операция (1) распадается на две операции 6 5- — ()) и у — у., ) + у Объединим эти два равейства, тогда Ф +У вЂ” S0(K-g) +y(K 1) + <У откуда у(» „) — — "< S+yK-S (K,) -ь„у. (4) В этом случае контроль за достоверностью функционирования производится так же, как и в первом случае, за тем исключаем, что через коммутатор 8 подаетсл три значения у, Ь" В, (-Sg(g.q)) причем, значение L-Sg(g q)$ с выхода регистра 6, пройдя через коммутатор 8 и преобразователь 10, поступает на второй вход сумматоров 11 и 12, значение у с выхода сумматора 2 проходит через коммутатор 8 и поступает на третий вход сумматоров 11 и 12, а на четвертый вход этих сумматоров поступает из сумматора 5 через коммутатор 8 значение " В и вычисление 4О 9 92072 контрольного значения подинтеграль" ной функции производится уже в соот" ветствии с выражением (4). При этом ь образо вани е дополни тел ьно го кода в преобразователях 9 и 10 производит" 5 ся следующим образом. Перед началом вычислений подачей сигнала из устройства управления цифровой интегрирующей структуры на вход 21 цифрового интегратора производится установка в нулевое состояние триггеров 23 преобразователей 9 и 10, а также триггеров 15 и 16. Затем в каждой итерации на первые входы преобразователей 9 и 10 поступают соответствующие величины в модифицированном дополнительном коде младшими разрядами вперед.и, так как регистр 23 находится в нулевом сос" тоянии, то первая единица поступаю" щего кода проходит через открытый элемент И 24 и элемент ИЛИ 25 на вход преобразователя кода без изменений, и одновременно эта единица с выхода элемента И 24 поступает на линию задержки 26, и, задержавшись на один такт, перебросит в единичное состояние триггер 23, тогда в следующем такте открывается уже элемент И 27, а элемент И 24 закрывается, и поступающий код поступает на выход преобразователя кода через элемент ИЛИ 25 и элемент И 27 уже в инверсном виде, проинвертиро" вавшись на элементе НЕ 28, В резуль55 тате на выходе преобразователей 9 и 10 в каждом шаге интегрирования образовывается дополнительный код поступающих величин. В конце каждого шага интегрирования сигналом конца итерации, поступающим из устройства управления интегрирующей структуры на вход 21 интегратора, производится установка триггеров 23 преобразователей 9 и 10 в исходное, 45 состояние, кроме того, этим же сигналом в конце каждого шага интегрирования устанавливается в нулевое состояние триггера 15 и 1б, фиксирующее сбой в вычислениях, произво50 димых интегратором в случае, если контрольные значения подинтегральной функции, вычисляемые на сумматорах 11 и 12; не совпадут с этим же значением, поступающим из регистра 3 подинтегральной функции. Подобная организация контроля позволяет обнаружить сбой в вычислениях интегратора или одинаковые 1 10 сбои, происходящие в обоих каналах контрольного оборудования формула изобретения Цифровой интегратор содержащий блок масштабирования, вход которого соединен с входом приращения подинтегральной функции, интегратор, сумматор подинтегральной функции, первый вход которого подключен к выходу регистра подинтегральной функции, а выход - к первому входу блока умноже-. ния и первому входу коммутатора, управляющий вход которого соединен с входом приращения переменной интегрирования интегратора и вторым вхо" дом блока умножения, выход которого соединен с первым входом сумматора остатка интеграла, второй вход,которого подключен к выходу регистра остатка интеграла, а выход соединен с входом блока квантования, выход которого является выходом приращения интеграла интегратора, и вторым входом коммутатора, о т л и ч а ющ и и с..я тем, что, с целью повышения эффективности контроля за достоверностью функционирования цифрового интегратора, в него введены два преобразователя прямого кода в дополнительный; два дополнительных сумматора, два элемента нИСКЛОЧАЮЩЕЕ ИЛИ", два триггера и элемент И, причем первый вход первого преобразователя кода соединен с выходом блока масштабирования и вторым входом сумматора подинтегральной функции, а выход подключен к первым входам первого и второго дополнительных сумматоров, вторые входы которых подключены к первому выходу коммутатора, третьи - к второму выходу коммутатора, третий вход которого соединен с выходом регистра остатка интегра" ла, вход которого подключен к выходу сумматора остатка интеграла, а четвертые входы первого и второго дополнительных сумматоров соединены с выходом второго преобразователя прямого кода в дополнительный, первый вход которого подключен к третьему выходу коммутаторй, а второй вход соединен с вторым входом nepaora преобразователя кода, с нулевыми входами первого и второго триггеров и является входом конца итерации интегратора", единичные входы первого 920721 12 иг.2 ВНИИПИ Заказ 2344/ 6 Тираж 732 Подписное Филиал ППП "Патент", r.Óæãoðoä, ул.Проектная,4. и второго триггеров подключены соответственно к выходам первого и втоторого элементов "ИСКЛЮЧАЮЩЕЕ ИЛИ", первые входы которых соединены соответственно с выходом первого дополнительного сумматора и с выходом второго дополнительного сумматора, а вторые входы подключены к выходу регистра подинтегральной функции, вход которого соединен с выходом сум- О матора подинтегральной функции, а единичные выходы первого и второго триггеров соединены соответственно с первым и вторым входами элемента И, выход которого является выходом контроля интегратора. Источники информации, принятые во внимание при экспертизе 1, Каляев R. В. Введение в теорию цифровых интеграторов. К., "Наукова думка", 1964. 2. Неслуховский К.С. Цифровые дифференциальные анализаторы. И., "Машиностроение", 1968. Шилейко А.В. Цифровые модели. М-Л., "Энергия", 1964.
