Пересчетное устройство по модулю шесть

 

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Респубпин

«ii924867 (6E) Дополнительное к авт.свид-ву (22) Заявлено 01. 10.80 (21) 2987611/18-21 с присоединением заявки М (23) Приоритет

Опубликовано 30.04 82, Бюллетень %16

Дата опубликования описания 30. 04.82 (51) N. Кл.

Н 03 К 23/02

3Ьаударстмнный камнтет

СССР до делам нэабретеиий н открытий (5З>УДК 621 .374.32 (088.8) (72) Авторы изобретения

В. Ф. Мочалов и В.Я. Колесников (71) Заявитель (54) ПЕРЕСЧЕТНОЕ УСТРОЙСТВО ПО МОДУЛЮ ШЕСТЬ

Изобретение относится к автомати- ке и вычислительной технике и может быть использовано в различных устройствах деления частоты следования импульсов в шесть раз.

Известно пересчетное устройство по модулю шесть, выполненное на триггерах с раздельными входами и элементах И-ME (1J

Недостатком известного устройства тО является большое количество логических элементов, что обуславливает невысокую надежность устройства.

Наиболее близким по технической сущности к предлагаемому является пересчетное устройство по модулю шесть, содержащее в первом разряде триггер памяти и коммутационный триггер, во втором разряде два элемента И-HE u триггер памяти,в третьем разряде

Т-триггер, выполненный на двух коммутационных триrгерах и одном триггере памяти, причем единичный выход триггера памяти первого разряда соеди2

/ нен с входом первого элемента И-НЕ второго разряда и с единичным входом коммутационного триггера первого раэ ряда, нулевой выход которого соединен с единичным входом триггера памяти данного разряда и с другим входом первого элемента И-НЕ второго разряда, нулевой выход триггера памяти второго разряда соединен с входом второго элемента И-HE данного разряда и с нулевыми входами .триггера памяти и коммутационного триггера первого разряда, выход первого элемента И-НЕ второго разряда соединен с единичными входами триггеров памяти первого и второго разрядов, а выхо" ды первого и второго элементов И-НЕ второго разряда соединены соответственно с нулевыми входами первого ком" мутационного триггера и с единичными входами второго коммутационного триг" гера третьего разряда, единичный выход триггера памяти третьего разряда соединен с единичным входом первого

3 f2486 коммутационного триггера данного разряда, нулевой выход которого соеди4ен с единичным входом триггера памяти данного разряда, а единичный выход - с нулевым входом второго коммутационного триггера данного разряда, единичный выход которого соединен с нулевыми входами триггера памяти и первого коммутационного триггера третьего разряда, нулевой выход $0

1 йервого коммутационного триггера и ,единичный выход второго коммутационного триггера третьего разряда соединены соответственно с нулевыми вхо" дами коммутационного триггера перво- 1s го разряда, с нулевыми входами триггера памяти второго разряда и со входами второго элемента И-HE второго разряда, а к нулевому входу коммутационного триггера первого разряда, 0 к входу первого элемента И-НЕ второго разряда, к нулевому входу первого коммутационного триггера и к единичному входу второго коммутационного триггера третьего разряда подключена входная шина„(2 ).

Недостатком известного устройства является то, что оно имеет большое число входов в применяемых элементах и большое число связей между элементами, что существенно снижает надежность его работы.

Цель изобретения - повышение надежности работы устройства.

Поставленная цель достигается тем, что в пересчетное устройство пб модулю шесть, содержащее в первом разряде триггер памяти и коммутационный триггер, во втором разряде элемент И-НЕ и триггер памяти, в третьем разряде триггер памяти, причем единичный выход триггера памяти первого разряда соединен с первым входом элемента .И-HE второго разряда и с единичным входом коммутационного триггера данного разряда, нулевой выход которого соединен с первым единичным входом триггера памяти первого разряда и со вторым входом элемента И-НЕ второго разряда, выход которого соединен со Ю вторым единичным входом триггера памяти первого разряда и с единичным входом триггера памяти второго разряда, нулевой выход триггера памяти второго разряда соединен с первыми,ну-55 левыми входами триггера памяти и коммутационного триггера первого разряда, ко второму нулевому входу ком7 4 мутационного триггера первого разряда и к третьему входу элемента

И-НЕ второго разряда подключена входная шина, введены во второй разряд коммутационный триггер, а в третий разряд - элемент И-НЕ и дополнительный триггер, нулевой вход которого соединен с выходом элемента И-HE второго разряда, а единичный вход - с нулевым выходом триггера памяти третьего разряда, единичный выход коммутационного триггера второго разряда соединен с третьим нулевым входом коммутационного триггера первого разряда и с нулевыми входами триггеров памяти второго и третьего разрядов, нулевой выход триггера памяти второго разряда соединен с нулевым входом коммутационного триггера данного разряда, с единичными входами которого соединены соответственно входная шина и выход элемента И-НЕ второго разряда, выход элемента И-HE третьего разряда соединен с единичным входом триггера памяти данного разряда, а с входными элементами И-HE третьего разряда соединены соответственно вы- ход элемента И-НЕ второго разряда, нулевой выход триггера памяти второго разряда и нулевой выход дополнительного триггера третьего разряда.

На чертеже приведена схема пересчетного устройства по модулю шесть.

Устройство содержит коммутационные триггеры на элементах 1-4 И-НЕ, дополнительный триггер на элементах

И-НЕ 5-6, триггеры памяти на элементах И-НЕ 7-12, элементы И 13 второго разряда, элемент И .14 третьего разряда и входную шину 15.

Устройство работает следующим образом.

В исходном состоянии входной сигнал на шине 15 отсутствует (равен ло. гическому О). В этом случае на выходах элементов 1,2,3,5,8,10,12,13 и 14 сигналы равны логической 1, а на остальных выходах элементов И-НŠ— логическому О.

С приходом первого входного импульса на выходе элемента И-НЕ 2 появляется логический О, который устанавливает триггер памяти первого разряда на элементах И-НЕ 7-8 в единичное состояние и блокирует элемент

И-НЕ 13 от возможного срабатывания в данном такте. В паузе после первого.импульса на выходе элемента И-НЕ 2

5 92486 появляется логическая 1, а на выходе элемента 1 - логический О.

С приходом второго входного импульса на выходе элемента И-НЕ 13 появляется логический О, который устанавливает тригt åð памяти второго разряда на элементах И-НЕ 9-10 в единичное состояние, дополнительный триггер на элементах И-HE 5-6 в нулевое состояние и блокирует элемен- 10 ты И-НЕ 3,7 и 14 от возможного переключения во втором такте.

В паузе после второго импульса на выходе элемента И-НЕ 7 появляется логический О, который заблокирует эле- 1$ мент И-НЕ 13.

Третий входной импульс вызывает появление логического О на выходе элемента И-НЕ 3, который устанавливает триггер памяти второго разряда 2О в нулевое состояние и блокирует элемент И-HE 2 и 12. Появление логической 1 на выходе элемента И-НЕ 10 . вызывает появление логического 0 на выходе элемента И-НЕ 14, а следова- у тельно, логической 1 на выходе элемента И-НЕ 11.

В паузе после третьего импульса на выходе элемента И-HE 3 появляется логическая 1, а на выходе элемента зз

И-НЕ 12 - логический О.

Далее цикл работы первых двух разрядов повторяется. С приходом шестого импульса логический О с выхода элемента 11-НЕ 3 устанавливает триггер памяти третьего разряда в нулевое состояние.

Таким образом в устройстве уменьшено число входов в применяемых элеМентах и число связей между элемента- 40 ми, что ведет к упрощению устройства и повышению надежности его работы.

Формула изобретения

Пересчетное устройство по модулю шесть, содержащее в первом разряде триггер памяти и коммутационный триггер, во втором разряде элемент И-НЕ щ и триггер памяти, в третьем разряде триггер памяти, причем единичный выход триггера памяти первого разряда соединен с первым входом элемента И-HE второго разряда и с еди- у ничным входом коммутационного триг"

7 6 гера данного разряда, нулевой выход которого соединен с первым единичным входом триггера памяти первого разряда и с вторым входом элемента И-HE второго разряда, выход которого соединен с вторым единичным входом триггера памяти первого разряда и с единичным входом триггера памяти второго разряда, нулевой выход триггера памяти второго разряда соединен с первыми нулевыми входами триггера памяти и коммутационного триггера первого разряда, а к второму нулевому входу коммутационного триггера первого разряда и к третьему входу элемента И-НЕ второго разряда подключена входная шина,.о т л и ч а ю щ е е с я тем, что, с целью повышения надежности, введены во второй разряд коммутационный триггер, а в третий разряд - элемент И-НЕ и дополнительный триггер, нулевой вход которого соединен с выходом.элемента И-НЕ второго разряда, а единичный вход - с нулевым выходом триггера памяти третьего разряда, единичный выход коммутационного триггера второго разряда соединен с третьим нулевым входом коммутационного триггера первого разряда и с нулевыми входами триггеров памяти второго и третьего разрядов, нулевой выход триггера памяти второго разряда соединен с нулевым входом коммутационного триггера данного разряда, с единичными вхо" дами которого соединены соответственно входная шина и выход элемента И-НЕ второго разряда,, выход элемента И-НЕ третьего разряда соединен с единичным входом триггера памяти данного разряда, а с входными элемен ами И-НЕ третьего разряда соединены соответственно выход элемента И-НЕ второго разряда, нулевой выход триггера памяти второго разряда и нулевой выход дополнительного триггера третьего разряда.

Источники информации, принятые во внимание при экспертизе

1. Гутников В.С. Интегральная электроника в измерительных приборах. Л., "Энергия", 1974, с. 85, рис. 42.

2. Авторское свидетельство СССР

11 617%6, кл. H 03 K 23/02, 1976 (прототип).

924867

Составитель Л. Левченко

Редактор И. Янович . Техред М, Надь Корректор А. Ференц

Заказ 2838/75 Тираж 954 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, N-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4