Буферное запоминающее устройство

 

%. (72) Авторы изобретения

А.В. Шанин и Г.П. Митин (7l.) Заявитель о (S4) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретение относится к вычислительной технике и предназначено для использования в качестве буферных запоминающих устройств (БЗУ) систем обработки информации.

Известно БЗУ, обладающее свойствами самоблокировки по окончании ввода информации и содержащее статический регистр и логические элементы (1).

Недостатком известного регистра является невысокое быстродействие.

Наиболее близким к предлагаемому по технической сущности является буферное запоминающее устройство, содержащее триггеры, входы установки единичного состояния которых соединены с выходами первых элементов И-НЕ, первые входы которых подключены к информационным шинам, а вторые входы объединены и подключены к шине блокировки, триггер блокировки и триггер задержки, вход установки единичного состояния которого подключен к шине

"Э сброса, как и соответствующие входы

RS-триггеров, вход установки нулевого состояния и инверсный выход подключены соответственно к инверсному выходу и ко входу установки единич5 ного состояния триггера блокировки, прямой выход которого соединен с шиной блокировки, а вход установки нулевого состояния через многовходовой

10 элемент И связи с выходами первых элементов И-НЕ (2 .

Недостатком описаннного буферного запоминающего устройства является ограниченное быстродействие, так как

15 частота поступления информации определяется темпом поступления сигнала на шину сброса (деблокировки). Эта частота определяется из оговоренного в технических условиях максимального времени задержки переключения элементов, однако реальное время задержки может существенно отличаться от цифр, указанных в технических условиях в меньшую сторону на интег.

3 92671 ральныp. микросхемы серии К 155 или

К 176. Поэтому быстродействие, вычиспенное для указанных микросхем,всегда оказывается ниже реального быстродействия, допустимого в конкретных условиях эксплуатации.

Цель изобретения — повышение быстродействия буферного запоминающего устройства.

Поставленная цель достигается тем, 10 что в буферное запоминающее устройство, содержащее группы информационных триггеров, первые элементы И, выходы которых соединены со входами триггера управления, вторые и третьи И элементы И, шины записи и шину управления, введены группы элементов неравнозначности, входы каждого элемента неравнозначности данной группы соединены соответственно с выходом 2О и первым входом каждого триггера данной группы, выходы элементов неравнозначности соединены с одними входами соответствующего первого элемента И, другой вход каждого из которых соединен с выходами вторых элементов И и со вторыми входами информационных триггеров данной группы, первые входы которых соединены с информационными входами устройства, первые входы вторых элементов И соединены с шинами записи, вторые входы вторых элементов И глодключены к выходам третьих элементов И, первые входы которых соединены с выходами триггера управления, вторые входы третьих. элементов И соединены с шиной управления.

На чертеже изображена функциональная схема предлагаемого устройства.

Устройство содержит группы 1 и 2 триггеров 3, группы 4 и 5 элементов

6 неравнозначности, элементы И 7-12, триггер 13 управления, шины 14 и 15 записи, .входы 16 устройства, выходы и 18 элементов И 11 и 12 и шину

19 управления.

Буферное запоминающее устройство работает следующим образом.

Сигнал управления записью поступает на шину 19, при этом единичный

SO уровень напряжения формируется на одном из выходов 17 и 18 элемента И 11 или 12, например на выходе элемента

И 11 (если триггер находился,в единичном состоянии). Этот" потенциал

SS дает команду на поступление кодовои информации на информационные входы

16, на входы триггеров 3 обоих групп

1 и 2 и на формирование команды запи1 ф си на шине 15. Эта команда через открытый элемент И 9 или 1О поступа- ет на синхровходы статических триггеров 3 и на многовходовой элемент

И 7 или 8 соответствующей группы триггеров 3. На выходах элементов 6 неравнозначности данной группы еди ничные потенциалы формируются при равенстве информации на входах и выходах одноименных триггеров 3. Таким образом, на выходе элемента И 7 или

8 единичный уровень напряжения появляется только по окончании записи в данную группу триггеров 3 всего кодового слова. Этот единичный уровень напряжения изменяет состояние триггера 13 управления, блокирует через соответствующие элементы И 9 или 10 и

11 или 12 синхровходы триггеров 3 и формирует единичный потенциал раз1 решения записи по выходу 18 элемента

И 12. Второе кодовое слово записывается аналогично первому.

Предлагаемое буферное запоминающее устройство содержит два идентичных канала, имеющих общие информационные шины и единую систему управления записью, что позволяет не выделять специально, время для считывания информации, которое может производиться во время записи в соседний канал. Такая органиэация БЗУ позволя ет в максимальной степени использовать реальное физическое быстродействие логических элементов, определяющее быстродействие предлагаемого устройства.

Формула изобретения

Буферное запоминающее устройство, содержащее группы информационных триггеров, первые элементы И, выходы которых соединены с входами триггера управления, вторые и третьи элементы И, шины записи и шину управления, отличающееся тем, что, с целью повышения быстродействия устройства, в него введены группы элементов неравнозначности, входы каждого элемента неравнозначности данной группы соединены соответственно с выходом и первым входом каж-., дого триггера данной группы, выходы элементов неравнозначности соединены с одними входами соответствующего первого элемента И, другой вход каждого из которых соединен с выходами

5 926711 6 вторых элементов И и со вторыми вхо. входы третьих элементов И соединены дами информационных триггеров данной с шиной управления. группы, первые входы которых соединены с информационными входами уст- Источники информации, ройства, первые входы вторых элемен- g принятые во внимание при экспертизе тов И соединены с шинами записи, вто- 1. Заявка ФРГ М 2217045, рые входы вторых элементов И подклю- кл. G 11 С 19/00, опублик. 1973. чены к выходам третьих элементов И, 2, Авторское свидетельство СССР первые входы которых соединены с вы- 11 511631, кл. G 11 С 19/ОО, 1974 ходами триггера управления, вторые 1о (прототип).

ВНИИПИ Заказ 2990/44 Тираж 624 Подписное

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Буферное запоминающее устройство Буферное запоминающее устройство Буферное запоминающее устройство 

 

Похожие патенты:

Регистр // 900458

Изобретение относится к вычислительной технике и может быть использовано в различных цифровых устройствах, работающих в условиях воздействия помех

Изобретение относится к импульсной технике и может быть использовано в устройствах вычислительной техники и систем управления, работающих в условиях воздействия помех

Изобретение относится к сдвиговым регистрам, включающим в себя множество каскадированных ступеней, каждая из которых имеет входной вывод и выходной вывод

Изобретение относится к вычислительной технике и может быть использовано при построении универсальных и специализированных управляющих устройств, а также в устройствах диагностирования

Изобретение относится к области вычислительной техники и может быть использовано при построении универсальных и специализированных управляющих устройств и устройств диагностирования

Изобретение относится к устройству обращения циклического сдвига и/или обращенного перемежения данных

Изобретение относится к программируемому материалу памяти и к ячейке памяти, содержащей указанный материал памяти, в частности к тонкопленочной ячейке памяти

Изобретение относится к вычислительной технике и может быть использовано при построении универсальных и специализированных автоматических управляющих устройств, а также в устройствах диагностирования

Изобретение относится к области вычислительной техники и может быть использовано при построении универсальных и специализированных управляющих устройств, а также в устройствах диагностирования

Изобретение относится к цифровой вычислительной технике и может быть использовано в процессорах ЭВМ и в устройствах цифровой автоматики
Наверх