Устройство для контроля блоков оперативной памяти

 

(72) Автор изобретения

В.А.Власов (71) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ

ОПЕРАТИВНОЙ ПАМЯТИ

Изобретение относится к запоминаю щим устройствам.

Известно устройство для контроля блоков оперативной памяти, которое содержит блок управления, счетчик циклов, четыре схемы сравнения, регистр числа, преобразователь кода, дополнительные счетчик адреса, блок управления и датчик контрольных кодов (1).

Недостаток известного устройстваневысокая точность контроля.

Наиболее близким к предлагаемому . является устройство для контроля блоков оперативной памяти, содержащее формирователь кодов адреса и форми15 рователь эталонных сигналов, входы . которых подключены к выходам блока управления, а выходы соответственно к входу регистра адреса, входу регистра числа и одному из входов блока поряэрадного сравнения, другой вход которого соединен с входов устройства, блок индикации, шифратор и дополнительные формирователи кодов адреса, входы которых подключены соответственно к выходам блока поразрядного сравнения и регистра адреса, выходы - к входам шифратора, выход которого соединен с входом блока индикации (2f.

Недостатками описанного устройства являются невысокое быстродействие вследствие невозможности изменения времени цикла и длительности сигналов временной диаграммы в пределах выбранного цикла контроля, а также невозможность контролировать полупроводниковые блоки оперативной памяти.

Цель изобретения - повышение быстродействия устройства, а также расширение области его применения эа счет обеспечения возможности контро" ля полупроводниковых блоков оперативной йамяти;

Поставленная цель достигается тем, что в устройство для контроля блоков оперативной памяти, содержащее реоперативной памяти, блоком 7 выбираются режим работы и коды записываемых чисел, а с помощью коммутатора 6 устанавливается выбранная длительность последовательности сигналов временной диаграммы. После запуска генератор 4 вырабатывает сигналы с честотой 10 мГц. Эти сигналы поступают на регистр 5, который вырабатывает последовательность сигналов, сдвинутых друг относительно друга 50 нс.

Вторая схема 11 сравнения сравнивает период обращения, установленный переключателем 1 и расшифрованный дешифратором 2, с длительностью последовательности сигналов на первом выходе регистра 5. При их равенстве происходит обнуление регистра 5 и формирование новой последовательности сигналов на его выходах, т.е. начинается новый период обращения.

Для изменения временной диаграммы работы устройства с помощью коммутатора 6 устанавливаются соответствующие сигналы, поступающие с выхода тельности сигналов с дискретностью

50 нс различной длительности в пределах выбранного периода обращеТаким образом, формирователь 8 управляет работой устройства и режимами работы контролируемого блока оперативной памяти.

8 режиме "Запись" выдаются сигналы обращения и признак режима с формирователя 8, код адреса, сформированный на регистре 12, и код числа, сформированный на формирователе 9 и хранящийся на регистре 10, в соответствии с которыми записывается информация в контролируемый блок памяти.

В режиме "Считывание" считанное число поступает на регистр 10 а затем на первую схему 3 сравнения, где производится его анализ. В случае неправильно считанного числа первой схемой 3 сравнения вырабатывается сигнал "Сбой", который блокирует выход генератора 4, в результате чего прекращается работа устройства.

Технико-экономическое преимущество предлагаемого устройства заключается в том, что оно позволяет

Устройство работает следующим образом.

И

Перед началом работы переключателем 1 устанавливается необходимый период обращения к проверяемому блоку

3 934552 4 гистр адреса, регистр числа, формирователь управляющих сигналов, генератор сигналов, формирователь числовых сигналов, первую схему сравнения и блок управления режимами, выходы которого соединены соответственно с одним из входов формирователя управляющих сигналов и первым входом формирователя числовых сигналов, выходы которого подключены к одним из 10 входов первой схемы сравнения и первому управляющему входу регистра числа, одни выходы последнего соединены с другими входами первой схемы сравнения, выход которой подключен к вхо- 1з ду генератора сигналов, информационные входы и другие выходы регистра,числа и выходы регистра адреса . являются соответственно информационными входами и выходами и 20 адресными выходами устройства, введены регистр сдвига, коммутатор, вторая схема сравнения, дешифратор и ц@реключатель циклов, выход которого соединен с входом дешифратора,. выход zs последнего подключен к первому входу второй схемы схемы сравнения, вто- регистра 5 на формирователь 8, что рой вход и выход которой соединены позволяет формировать, последовасоответственно с первыми выходом и входом регистра сдвига, вторые вход. зр и выход которого подключены соответственно к выходу генератора сигна- ния к контролируемому блоку памяти. лов и к входу коммутатора, выход последнего соединен с другим входом формирователя управляющих сигналов, выходы которого соединены соответственно со вторым входом формирователя числовых сигналов, со вторым управляющим входом регистра числа и со входом регистра адреса.

На чертеже изображена функциональная схема предлагаемого устройства.

Устройство содержит переключатель

1 циклов, предназначенный для задания времени цикла проверяемого блока оперативной памяти, дешифратор 2, первую схему 3 сравнения, генератор

4 сигналов, регистр 5 сдвига, коммутатор 6, блок 7 управления режимами, формирователь 8 управляющих сигналов, формирователь 9 числовых сигналов, регистр 10 числа, вторую схему

11 сравнения и регистр 12 адреса.

Формула изобретения

Устройство для контроля блоков оперативной памяти, содержащее регистр адреса, регистр числа, формирователь управляющих сигналов, генератор сигналов, формирователь числовых сигналов, первую схему сравнения и блок управления режимами, выходы которого соединены соответственно с одним иэ входов формирователя управляющих сигналов и первым входом формирователя числовых сигналов, выходы которого подключены к одним иэ входов первой схемы сравнения и первому управляющему входу регистра числа, одни выходы последнего соединены с другими входами первой схемы сравнения, выход которой подключен к входу генератора сигна30 лов, информационные входы и другие выходы регистра числа и выходы регистра адреса являются соответствен1$

5 9345 проверять как ферритовые так и полупроводниковые блоки оперативной памяти в диапазоне частот 0,410 мГц с произвольной временной диаграммой, за счет чего повышается S его быстродействие и расширяется область.применения по сравнению с известным устройством.

52 6 но информационными входами и выходами и адресными выходами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, оно содержит регистр сдвига, коммутатор, вторую схему сравне" ния, дешифратор и переключатель циклов, выход которого соединен a входом дешифратора, выход последнего подключен к первому входу второй схемы сравнения, второй вход и выход которой соединены соответственно с первыми выходом и входом регистра сдвига, вторые вход и выход которого подключены соответственно к выходу генератора сигналов и к входу коммутатора, выход последнего соединен с другим входом формирователя управляющих сигналов, .выходы которого соединены соответственно с вторым входом формирователя числовых сигналов, с вторым управляющим входом регистра числа и с входом регистра адреса.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

8 643977, кл. G 11 C 29/00, 1977.

2. Авторское свидетельство СССР 625249 кл. G 11 С 29/00 1977 (прототип).

934552

Составитель Т.Зайцева

Техред Т, Иаточка Корректор Л.Бокшан

Редактор И.Иихеева филиал ППП "Патент", r.Óæãîðîä, ул.Проектная,4

Заказ 3949/49 Тираж 622 . Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, Ж-35, Раушская наб., д.4/5