Оперативное запоминающее устройство

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Рес убл

<ц943844 (63) Дополнительное к авт. саид-ву (22) Заявлено 24.12.80 (2() 3222675/18-24 с присоединением заявки ¹ тт5 М К з

G 11 С 11/00

Государственный комитет

СССР но делам изобретений и открытий (23) Приоритет (531УДК 681 ° 327 (088.8) Опубликовано 150782, Бюллетень № 26

Дата опубликования описания 15 ° 07.8 (72) Авторы изобретения

В.В.Китович, M.Í.Ëåáåäü, В.Н.Поспелов и Б Б Автономов (71) Заявитель (54) ОПЕРАТИВНОЕ ЗАПОИИНАЮЩЕЕ УСТРОЙСТВО

Изобретение относится к запомина= .ющим устройствам техники и может быть использовано при создании оперативных запоминающих устройств (ОЗУ) большой емкости.

Известно ОЗУ, содержащее накопитель емкостью слов и блок адресации, включающий регистр адреса на число разрядов, соответствующее данному п )„1 ).

Дальнейшее увеличение, емкости ОЗУ, желательное в точки зрения пользователей,при постояттной длине слова приводит к необходи4ости соответствующего увеличения числа разрядов в регистре адреса. Однако это не всегда. представляется возможным ввиду того, .что -операционная система ЭВИ, использующей данное ОЗУ, существенно учитывает .принятую в данной серии ЭВМ разрядность адреса.

Наиболее близким техническим решением к изобретению является оперативное запоминающее устройство, состоящее из четырех независимых блоков,памяти, входного регистра адреса и дешифратора, причем каждый блок памяти содержит накопитель, регистр, вводимой и выводимой информации, регистр адреса, схему коммутации записываемого и считываемого числа, адресную схему совпадения и имеет информационные входы и выходы, адресные входы, вход выборки блока и два входа признаков считывания и записи; информационные входы и выходы каждого блока памяти подключены к внешней числовой магистрали, вход выборки соединен с соответствующим выходом дешифратора, а входы признаков считывания и записи объединены с одноименными входами остальных блоков памяти и подключены ссютветственно к внешнему входу признака считывания и внешнему входу признака записи; адресные входы всех блоков памяти поразрядно объединены и связаны с выходами соответствующих старших и средних разрядов входного регистра адреса, имеющего внешние адресные входы, входы дешнфратора подключены к выходам двух младших разрядов входного регистра адреса (2).

Общая емкость этого ОЗУ и разрядность его входного регистра адреса полностью соответствуют друг другу, т.е. дальнейшее увеличение емкости ОЗУ (при той же разрядности слова) невозможно без введения дополнительных разрядов в поле адреса команд Это является основным 943844

™+4 сК р(, ..., (2) препятствием для наращивания емкости ОЗУ, так как требует серьезной и дорогостоящей корректировки сложившегося математического обеспечения ЭВМ.Кроме того, эта корректировка привела бы к нарушению программной совместимости в иерархии моделей ЭВМ.

Целью изобретения является повыше ние информационной емкости ОЗУ, минимально затрагивающее математическое обеспечение ЭВМ, Поставленная цель достигается тем, что в оперативное запоминающее устройство, содержащее блоки памяти, регистр адреса и дешифратор, причем 15 инфсрмационные входы и выходы блоков памяти являются одними из информационных входов и информационными выходами устройства, входы выборки блоков памяти подключены к выходам де- 20 шифратора, управляющие входы блоков памяти объединены и являются одними из управляющих входов устройства, а одни иэ адресных входов подключены к одним из входов регистра адреса, введены элемент И, регистр номера логического блока памяти и блок корректировки адреса, причем первые и вторые входы элемента И и регистра номера логического блока памяти яв- 30 ляются соответственно другими информационными и управляющими входами устройства, входы блока корректировки адреса подключены соответственно к другим выходам регистра адреса 35 и выходам регистра номера логического блока памяти, управляющий вход которого соединен с выходом элемента И,,выходы блока корректировки адреса подключены соответственно.к 40 входам дешифратора и другим адресным входам блоков памяти

При этом блок корректировки адреса целесообразно вь1полнить в виде блока, содержащего группы эле- 45 ментов И, элементы ИЛИ и элемент

И-НЕ, причем выходы элементов И первой группы подключены к одним из входов элементов )(ЛИ, выходы элементов И второй группы и выходы элементов ИЛИ являются выходами блока, выходы элементов И третьей группы подключены к другим входам элементов ИЛИ, выход элемента И-НЕ соединен с первыми входами элементов И третьей группы, первые входы элементов И пер- 55 вой и второй группы, а также вторые входы элементов И второй и третьей групп объединены соответственно и являются одними из входов блока, другими входами которого являются вто- 60 рые входы элементов И первой группы, третьи входы элементов И третьей группы и вход элемента И-НЕ.

На фиг,1 и 2 представлена структура адресного пространства ОЗУ для б5 случаев соответственно N /Й = — и

М 4

N /N = †. на фиг.3 - структурная м 4 схема предложенного ОЗУ; на фиг.4 функциональная схема блока корректиРовки адреса при НМ/N = 4, К=4.

Емкость каждого блока памяти равна максимальной емкости ОЗУ, обеспечи-. ваемой принятой в данной ЭВМ разрядностью адресного поля команд. Предельное количество К„ .блоков памяти теоретически может быть очень большим и определяется выражением

К, «2с (1- "— ") (1) где а — разрядность адреса;

N — емкость блока памяти;

И„„ — объем памяти, отводимый под матобеспечение.

Практически количество блоков памяти ограничивается реальными потребностями ЭВМ в емкости ОЗУ, повышаю-. щейся с ростом их числа сложностью согласования блоков памяти с внешней числовой магистралью и соображениями экономического характера. В общем случае для полного использоаания емкости всех блоков памяти их количество должно выбираться из условия: есм(н„„/н) <Я ); .Ъ.4 ". < a np, Если им!й)М. /2) Структура блока корректировки адреса зависит от отношения И„ /N, которое удобно брать из ряда:...,15/16, 7/8, 3/4, 1/2, 1/8, 1/16, Рассмотрим структуру адресного пространства предложенного ОЗУ и принцип размещения в нем информации, предполагая условие (2) выполненным.

Физический адрес слова в ОЗУ состоит из адреса Авя блока памяти и адреса слова 00 ° ..0-. (n-1) в блоке памяти.

В этом пространстве адресов ОЗУ организовано Ь логических блоков памяти (L больше К) емкостью N каждый таким образом, что некоторая часть адресного пространства является общей для всех логических блоков памяти. Она содержится в первом блоке памяти, занимая в нем ячейки с адресами

00...0-;(и „ -1), и ей соответствует объем памяти N (на фиг.1 и 2 она заштрихована) . В этом поле адресов помещаются все общие процедуры и данные, на которые есть ссылка из всех логических блоков памяти.

В зависимости от соотношения N+ и

Б могут быть два типа адресных пространств логических блоков памяти.

При N+N меньше 1/2 (см.фиг.1 для

N /N=l/4) в каждом из К блоков па943844 мяти содержится остальная (собственная) часть соответствующего логического блока, занимающая в нем ячейки с адресами и„,+(и-1). Из оставшихся в блоках памяти 2 К свободных адресных полей 00...0 (n i) формируются 5 собственные части остальных (дополнительных) логических блоков памяти (K+1)+L у которых логические адреса с n+ по (n-1) распределяются по блокам памяти следующим образомг для )0 (К+1)-го логического блока памяти логические адреса n>+(2n -1) соответствуют ячейкам 000...0-:(n -1) второго блока памяти, логические адреса 2пм-Зпм-1 — ячейкам 00...0-:

--.(п„,-l) третьего блока памяти и т.д. до N/N®-lo блока памяти включительно. Второй дополнительный ((К+2)-й) логический блок памяти располагается в ячейках 00...04(n -1) (N/N„„+1)-го, (N/N +2)-го и т.д. до (2И, /N-1)-го блока памяти и т.д.

Если первое из условий (2) не выполнено, то последний дополнительный логический блок памяти оказывается укомплектованным не полностью и, таким образом, он исключается, а соответствующее число блоков памяти недоиспользуется. В этом случае емкость таких блоков памяти может быть уменьшена до N-N . В частном случае, при К меньше N/N®, этот дополнительный логический блок памяти оказывается и единственным, и таким образом, здесь Ь=К.

При N /N больше или равно 1/2 (см.З5 фиг.2) для N>/N=Ç/4 расгределение собственных частей логических блоков по блокам памяти 2 К может быть.организовано различными способами.

Здесь собственная часть любого ло- 40 гического блока памяти всегда целиком укладываетсй в пределах одного блока памяти.

Весь объем N каждого логического блока памяти и каждого блока памяти 4$ рассматривается как И/И (для случая N /N меньше 1/2) или N/(N-Ny) (при N /N больше или равно 1/2) массивов емкостью соответственно N-д, или (N-И„„) каждый. При этом логи- д ческий адрес, предъявляемый ОЗУ, представляется в виде A. — номера логического блока памяти, A — номера массива указанной емкости и A — смещения в этом массиве, а физический адрес,предъявляемый блокам памяти, соответственно как А д — номер блока памяти, A g базовый адрес массива и A — смещения

С в нем (оно сохраняется) .

Все программы пишутся в относительных адресах.для программных модулей размером не более N, которые распределяются системой по логическим блокам памяти. Для перехода из бло- 65 ка в блок в системе команд ЭВИ-предусматривается одна дополнительная команда Перейти в логический блок где i=1 L. Введенные в ОЗУ аппаратные средства (элемент И), регистр номера логического блока памяти и блок корректировки адреса) позволяют воспринять эту команду и осуществить соответствующую адресацию логических блоков в блоках памяти.

Предложенное ОЗУ (см.фиг.3) состоит из нескольких блоков 1 памяти, дешифратора 2, блока 3 корректировки адреса, регистра 4 адреса, регистр 5 номера логического блока памяти и элемента И б. Каждый блок 1 памяти информационными входами 7 и информационными выходами 8 подключен к внешней числовой магистрали 9. Внешний вХод 10 признака считывания и внешний вход ll признака записи под» ключены соответственно к входам 12 признака считывания и входам 13 признака записи каждого блока 1 памяти. Младшие адресные входы 14 всех блоков 1 памяти поразрядно объединены и связаны с соответствующими выходами 15 младших разрядов регистра 4 адреса. Точно так же поразрядно объединены и старшие адресные входы 16, но подключены к младшим выходам 17 блока 3 корректировки адреса, старшие адресные выходы 18 которого соединены со входами дешифратора 2, выходы которого, в свою очередь, подключены к входам 19 выборки соответствующих блоков 1 памяти. Информационные входы 20 регистра 5 и информационные входы 21 элемента И 6 подключены к тем разрядам внешней числовой магистрали 9, по которым передается соответственно адресная часть команды и ее код. Элемент И б имеет внешний управляющий вход 22, а выход его соединен с управляющим входом 23 регистра 5 и является внешним выходом 24 устройства. Выходы 25 регистра 5 связаны со старшими входами блока 3 корректировки, адреса, млащаие входы которого соединены с выходами 26 старших разрядов регистра 4 адреса, последний имеет внешние адресные входы 27. Позициям элементов на фиг.3 соответствуют следующие обозначения адресов: 25-A 26-А, 15 (14) — АС, 18 - Ann 17 (16) — А д;

Емкость каждого блока 1 памяти равна максимальной емкости ОЗУ, обеспечиваемой принятой в даннoR

ЭВМ разрядностью адресного поля команд (предполагается, что условие (2). выполнено). Каждый блок 1 памяти может состоять из нескольких подблоков для органиэации расслоения. обращений. Количество старших адресных входов 16 блока 1 памяти, 943844 младших адресных выходов 17 блока корректировки адреса 3, младших его адресных входов и выходов 26 старших разрядов регистра 4 адреса равны между собой и определяются соотношением объема памяти, отводимого под матобеспечение ЭВМ,. и емкости одного блока 1 памяти, Общее количество адресных входов 14 и 16 каждого блока 1 памяти равно количеству разрядов регистра 4 ад- 10 реса.

Блок 3 корректировки адреса (см. фиг.4) состоит из трех групп элементов И 28-30, элемента И-НЕ 31 и группы элементов ИЛИ 32. Коли- (5 чество отдельных элементов И и ИЛИ в группах 28-30 и 32 равно разрядности кода адреса, поступающего на каждую из этих групп. На входы 33 элементов

И 28 и 29 поступает двухразрядный ад-20 рес Aj, на входы 34 элементов И 30— двамладших разряда адреса A,íà вхо- ды 35 элемента И-HE 31 - двухразрядный инверсный код адреса A .,На вход 36 элементов И 28 подается старший раз- 5 ряд адреса A., a на вход 37 элементов

Й 29 и 30 — йнверснде значение старшего разряда адреса A„, ОЗУ работает следующим образом. (cM.ôHr.3) ° 30

Пусть на регистр 5 занесен некоторый логический адрес A а на старшие и младшие разряды регистра 4 - соответственно адреса A. и А .,Если

A> 00...0, то независимо от значенияЗ5

А; с выходов 18 блока 3 выдается код

00...0, и дешифратор 2 осуществляет выборку первого блока 1 памяти. С выходов 17 блока 3 также поступает код A < =A. =00...0, и обращение к ячейке выбранного первого блока 1 осуществляется в соответствии со смещением A,,поступающим с выходов

15 регистра 4, Если А ф ОО...О, то блок 3 обрабатывает логические адреса А< и А1 и выдает на входы дешиф- 45 ратора 2 физический адрес А соответствующего блока 1 памяти, а в блоки 1 памяти — базовый адрес A - . ДеyБ шифратор 2 осуществляет выборку адресуемого блока 1 памяти, а адрес сло- 50 ва в этом блоке 1 памяти составляется из адресов А>< и А . Режим считывания или записи в ОЗУ устанавливается в соответствии с признаком считывания /записн, поступающим на 35 входы 10 и 11 и распределяемым . далее по всем блокам 1 памяти, при. этом информация поступает и выводится из ОЗУ по внешней числовой магистрали 9 ° 60

Описанные процессы повторяются многократно при различных значениях

А н А . При этом на информационные входы элемента И 6 и регистра 5 постоянно поступают различные коды, 65 сопровождаемые признаком . коман-, да/данные на входе 22. Как только этот признак примет значени 1 (команда ), а на информационных входах элемента И б появится код команды Перейти в логический блок

1, элемент И б выдаст разрешающий сигнал на вход 23 регистра 5 и в него будет записан номер нового адресуемого логического блока памяти. Сигнал с выхода элемента И б подается также на выход 24 в качестве осведомительного о воспринятии этой команды. Таким образом, данное

ОЗУ работает как обычное ОЗУ с той лишь разницей, что здесь постоянно корректируются. адреса в соответст, вии с принятой структурой адресного пространства.

Корректировка адресов производится следующим образом (см.фиг.4).

Если А)= — 00, то прн любом значении старшего разряда адреса А„, поступающего на входы 36 и 37, на выходах элементов И 28 н 29 будет код 00. Кроме того, элемент И-НЕ 31 выдаст запрещающий сигнал. на элементы И 30. Таким образом, на выходах 17 блока 3 будет код A.=ОО, а на выходах 18 — код А я=00 и, следовательно, в ОЗУ будет произведено обращение в первый блок 1 памя= ти по адресу ООА (в общую часть всех логических блоков памяти). Если А(00, то при значении старшего разряда адреса А(, равному О, на выходах 17 появится код А>< =А, а на выходах элементов И 30 — код двух

-,младших разрядов адреса A„, который в связи с закрытием элемейтов И 28 пройдет один через элементы ИЛИ 32 на выходы 18 в качестве адреса A д .

Таким образом, в ОЗУ реализуетс обращение в собственную часть А -го логического блока памяти, целиком расположенную в блоке 1 памяти с адресом Ая, адрес ячейки в этом блоке А -< Ac,. Если значение старшего разряда адреса А„ равно 1, то откроются элементы И 28 и закроются элементы И 30 и, таким образом, на выходах 18 код А „ равный А

Поскольку при этом элементы И 29 также заблокированы, то А -00.

Таким образом, в ОЗУ адресована ячейка одного из блоков 1 памяти

24 по адресу ООАс, принадлежащая дополнительному логическому блоку памяти.

В других примерах конкретного выполнения ОЗУ используются иные структура| адресного пространства, что приводит к изменениям только в блоке 3.

Так, общая часть всех логических блоков памяти может располагаться в старших адресах первого блока 1 памяти (и не обязательно первого)., в

943844

10 общем случае общая часть может быть произвольно распределена в пределах некоторого блока 1 памяти. Однако в системно-техническом отношении все эти варианты ОЗУ. равнозначны.

Введение в ОЗУ казанных аппаратных средств позволяет существенно увеличить емкость ОЗУ, не изменяя при этом формата команд ЭВМ. Предель-ное увеличение емкости ОЗУ определяется разрядностью адреса ЭВМ и соот- 1О ношением объема памяти, отводимого в ОЗУ под матобеспечение, и предельного объема ОЗУ,допустимого для данной разрядности адреса при обычных мето дах адресацИи. Так, адресное поле 15 команд ЭВМ EC-1060 и ЕС-1065 (24 разряда, т.е. 3 байта) позволяет иметь предельный объем ОЗУ равный 16 Мбайт, а ядро операционной системы занимает около 3 Мбайт. Если принять, что 2О объем памяти отводимый под матобеспечение, увелиЧится до. 4 Мбайт, то в соответствии с (1), использование данного изобретения позволяет увеличить емкость ОЗУ этих ЭВМ в пределе примерно в 3 ° 2 раз. Таким об 12 разом, емкость ОЗУ может быть выбрана практически произвольной, исходя из реальной потребности в памяти конКретно для каждой модели ЭВМ и соображений экономического характера. При этом не нарушается программная cosместимость в данной серии ЭВМ, так как поле адреса команд остается неизмененным. Введение команды Перейти в логический блок i не отражается на схемотехнике других устройств ЭВМ, не вызывает программных прерываний и влечет за собой лишь небольшую доработку (развитие) матобеспечения ЭВМ. В системном плане 40 описанное ОЗУ позволяет наращивать мощность матобес6ечения без опасения того, что доля памяти, отводимой пользователям, слишком мала: уменьшение этой доли приводит лишь к бо- 45 лее частой смене логических блоков памяти. Так как корректировка адресов производится комбинационными схемами, потери быстродействия при этом невелики; Использование в ука- 5О ванных и других ЭВМ предлагаемого

ОЗУ позволяет сократить число обращений к внешним ЗУ, что повышает производительность ЭВМ.

Формула изобретения

1. Оперативное запоминающее устройство содеюжашее блоки памяти, регистр адреса и дешифратор, причем информационные входы и выходы блоков памяти являются одними из информационных входов и информационными выходами устройства, входы выборки блоков памяти подключены к выходам дешифратора, управляющие входы блоков памяти объединены и являются одними из управляющих входов устройства, а одни из адресных входов подключены к одним из выходов регистра адреса, о т л и ч а ю щ е е с я тем, что, с целью повышения информационной емкости устройства, оно содержит элемент И, регистр номера логического блока памяти и блок корректировки адреса, причем первые и вторые входы элемента И и регистра номера логического блока памяти являются соответственно другими информационными и управляющими входами устройства, входы блока корректировки адреса подключены соответственно к другим выходам регистра адреса и выходам регистра номера логического блока памяти, управляющий вход которого соединен с выходом элемента И, выходы блока корректировки адреса подключены соответственно к входам дешифратора и другим адресным входам блоков памяти.

2. Устройство по п.1, о т л и ч а ю щ е е с я тем, что блок корректировки адреса содержит группы элементов И, элементы ИЛИ и элемент И-НЕ, причем выходы элементов И первой группы подключены к одним из входов элементов ИЛИ, выходы элементов И второй группы и выходы элементов ИЛИ являются выходами блока, выходы элементов И третьей группы подключены к другим входам элементов ИЛИ, выход элемента И-НЕ соединен с первыми входами элементов И третьей группы, первые входы элементов И первой и второй группы, а также вторые входы элементов И второй и третьей групп объединены соответственно и являются одними из входов блока, другими выходами которого являются вторые. входы элементов И первой группы, третьи входы элементов И третьей группы и вход элемента И-НЕ.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

9 636676, кл. G 11 С 9/00, 1976.

2. Шигнн A.Ã., Дерюгин A.A. Цифровые вычислительные машины (Память

ЭВМ). М., Энергия, 1975, с.495 (прототип) 943844

Составитель В.Рудаков

Редактор М.Недолуженко Техред Т. Маточка Корректор А.Гриценко

Заказ 5142/62 Тираж б22 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий.

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4