Цифровой делитель частоты следования импульсов

 

Союз Советских

Социапистических

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

<»t951711 (6l ) Дополнительное к авт. с вид-ву (22) Заявлено 19. 10. 78 (21) 2674396/18-21 с присоединением заявки ¹ (23) Приоритет

Опубликовано 15.08.82. Бюллетень ¹ 30

Дата опубликования описания 15. 08. 82 (51) М. Кл.

Н 03 К 23/00

РкударстеенныН кямнтет

СССР пп делам нза4ретеннй и яткрытнй (53) УДК 621. 374..44(088.8) (72) Авторы изобретения

А.Я.Булгаков и А.В.Казанцев ф;уорду и А1Р ",1т 0 т(71) Заявитель (54) ЦИФРОВОЙ ДЕЛИТЕЛЬ ЧАСТОТЫ СЛЕДОВАНИЯ

ИМПУЛЬСОВ

Изобретение относится к области электронного цифрового деления частоты следования импульсов и может быть использовано, например, для построения делителей частоты с коэфи фициентом деления не равным 2

Известен цифровой делитель частоты следования .импульсов с коэффиции ентом деления не равным ?, содер-. жащий триггеры и элементы И, в котором с помощью обратной связи исключается часть устойчивых состояний11).

Недостатком описанного устройства является пониженное быстродействие.

Наиболее близким по технической сущности к изобретению является делитель частоты следования импульсов, содержащий основной делитель частоты и дополнительный триггер, 2я синхронизирующие входы которых объединены, выход основного делителя частоты соединен с 1-входом дополнительного триггера, инверсный вы2 ход которого соединен с 1-входом основного делителя частоты 1 2 ).

Недостатками этого устройства являются снижение быстродействия при больших коэффициентах деления и ограниченный диапазон изменения коэффициента деления.

Цель изобретения - повышение быст" родействия при одновременном расширении диапазона изменения коэффициента деления.

Поставленная цель достигается тем, что в цифровой делитель частоты сле» дования импульсов, содержащий делитель частоты и триггер, синхронизируоцие входы которых объединены, а выход одного из разрядов делителя частоты подключен к установочному входу триггера, введен логический блок, первый вход которого соединен с шиной управления, второй вход - с выходом триггера, п-ый вход - с выходом первого разряда делителя частоты, а остальные входы - с соот3 95171 ветствующими разрядными выходами делителя частоты, установочный вход первогр разряда которого соединен с выходом логического блока„ причем выход nepaoro разряда делителя частоты подключен к установочному входу триггера.

На чертеже представлена структурная схема устройства.

Устройство содержит делитель 1 ча- >0 стоты, триггер 2, логический блок 3, в частном случае состоящий из элементов 4 и 5 И-НЕ.

Устройство работает следующим образом. 15

Когда хотя бы на одном входе эле-. мента 5 присутствует логический ноль, он не влияет на работу делителя

При наличии логических единиц на всех входах элемента 5 он подтверждает ло- 0 гическую единицу на выходе первого разряда, замыкая таким образом вок-. руг делителя 1 положительную обратную связь. Оба управляющих входа должны иметь логическую единицу. В предшествующий такт работы устройства триггер 2 логическим нулем первого разряда устанавливается в состояние логической единицы и сохраняет его в такте замыкания обратной связи, потому что, ввиду задержки в первом разряде, его выходной логический ноль снимается после того, как ус" тановился перекпючающий уровень на динамическом счетном входе (или динамическом входе установки "0")триггера.

Следующий входной импульс не изменяет состояние делителя 1, так как о его первый разряд заблокирован с выхода элемента 5, но изменяет состояние триггера 2, который через элемент 5 снимает сигнал установки единицы первого разряда, подготавливая

его и весь делитель 1 к приему последующих входных импульсов. Ввиду зазадержки в триггере 2 и элементе 5 сигнал установки единицы первого раз. ряда снимается после того, как установился переключающий уровень íà его динамическом счетном входе, поэтому состояние первого разряда не изменяется. Таким .образом, происходит пропуск одного входного импульса, что означает увеличение общего коэффициента деления на 1. Такое приращение коэффициента деления происходит трижды: когда на выходе разрядов делите1 4 ля 1 от четвертого до и-го включительно одновременно присутствуют логические единицы, то логическая единица первого разряда трижды (при логическом нуле на выходах второго или/и третьего разрядов) вызывает логический нуль на выходе элемента

5 и .соответствующий пропуск следующего входного импульса. В результате устройство имеет коэффициент деления о равнений 2 +3.

Для общеro случая логический блок

3 способен замыкать положительную обратную связь при любом выходном коде делителя 1. Каждый раз после этого происходит пропуск одного входного импульса, и соответствующий период пер во го ра з ряда возраст ает на один период входных импульсов (таково приращение одного полупериода), другой остается неизменным, потому что положительная обратная связь действует только по одному статическому входу установки состояния 1-го разряда. Если делитель 1. является обычным двоичным счетчиком, имеющим коэффициент деления 2", то при пропуске входного импульса период первого разряда возрастает в 1,5 раза, максимальный коэффициент деления для общего случая блока 3 в 1,5 раза превышает коэффициент деления счетчика, так как каждый период первого разряда получает приращение.

В общем случае делитель 1 может иметь любой коэффициент деления не равный 2, и тогда максимальное относительное его .приращение меньше

0,5 коэффициента деления делителя

1, если полупериод с уровнем логической "1" превышает половину периода первого разряда. Чтобы достичь относительного приращения свыше 0 5 необходим второй контур положительной обратной связи: с помощью второго логического блока и дополнительного триггера.

Один ее вариант — на статический вход установки нуля первого разряда, при этом дополнительным пропускам входных импульсов, обеспечивающим дооавочное. приращение коэффициента деления, соответствует удлинение такого же числа полупериодов первого разряда с уровнем логичес- . кого нуля.

Другой вариант положительной oF>ратной связи: охватить ею группу более старших разрядов основного делит еля част оты, соблюдая т е же основные принципы, что при охвате с первого разряда и старше. Если младший разряд имеет номер 1, то к входам второго логического блока подключены выходы i-го разряда или i-го и любого числа более старших разрядов, а выход подключен к статическому входу установки единицы (или нуля) i-го разряда, выход i-го разряда соединен с статическим входом установки единицы (или нуля) второЪ го триггера, его динамическии счетный вход или динамический вход установки "О" (или "1") соединен с дина мическим счетным входом 1 -го разряда, выход второго дополнительного триггера подключен .к входу второй комбинационной логической схемы.

Второй контур обратной связи обеспечивает пропуск выходных импульсов (i-1)-го разряда и позволяет достичь общего коэффициента деления в 1„52,25 коэффициента деления делителя

1. Если первый контур обратной связи не охватывает первый разряд, то второй контур может охватывать более младшие разряды. При использовании

ТТЛ-триггера 2 и управлении им по счетному входу внутренние- его задержки могут вызывать сбои делителя частоты. Чтобы их избежать, необходимо между выходом триггера 2 и входом логического блока 3 включить элемент задержки, например инвертор, или же вместо динамического счетного входа использовать динамический установочный вход триггера 2.

Триггер 2 однозначна управляет обратной связью - замыкает или размыкает ее, поэтому при любой структуре логического блока 3 сигналы с его входов. не должны проходить на его выход в обход управляющей связи с триггером 2. Это означает, что его выход подключен к входу одного элемента И, как в данном устройстве, или к общему входу нескольких элементов И, входящих в состав логического блока

3. Остальные входы указанных элементов соединены с выходами делителя 1 либо непосредственно, либо через промежуточные логические элементы (И, ИЛИ, НЕ), однако должны отсутствовать связи с выходами делителя

1 в обход элементов И, общий вход которых соединен с выходом триггера 2.

9517«

Формула изобретения зо Цифровой делитель частоты следования импульсов, содержащий делитель частоты и триггер, синхронизирующие входы которых объединены, а выход о одного из разрядов делителя частоты подключен к установочному входу триг35 гера, отличающиися тем, что, с целью повышения быстродействия при одновременном расширении диапазона изменения коэффициента деления, в него введен логический блок, пер40 вый вход которого соединен с шинои управления, второй вход — с выходом триггера, и-й вход - с выходом первого разряда делителя частоты, а остальные входы - с соответствующими раз45, рядными выходами делителя частоты, 1установочный вход первого разряда которого соединен с выходом логического блока, причем выход первого разряда делителя частоты подключен к установочному входу триггера.

Источники информации, принятые во внимание при экспертизе

1. Лейнов M.Ï., Качалуба В.С., Рыжков Д.В. Цифровые делители часто55 ты на логических элементах. М., "Энергия", 1975, с. 66, рис. 3.136.

2. Там же, с. 74, рис. 3. 17.

5 о

2О

Изобретение допускает управление коэффициентом деления внешним сигналом. Два варианта управляющих входов представлены на чертеже.

В отсутствие пропуска входных импульсов триггер 2 кратковременно переключается один раэ за два периода первого разряда, что вызывает дополнительное потребление от источника питания. Его можно избежать двумя способами: введением небольшой задержки импульсов, поступающих на динамический счетный вход (или вход установки нуля) триггер 2 или введением в цепь прямой связи дополнительного логического блока.

Предложенное устройство имеет высокое быстродействие и более широкий диапазон изменения коэффициента деления.

Кроме того, для реализации изобретения могут использоваться не только универсальные 1-К-триггеры, но и любые другие типы триггеров со счетны м входом °

951711

Составитель О.Кружилина

Техред A. Бабинец Корректор Е.Рошко

Редактор Л.Веселовская

Филиал ППП Патент, г. Ужгород, ул. Проектная, ЬTБ7 7 Тираж 959 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Рауиская наб., д. 4/5