Запоминающее устройство с исправлением ошибок

 

О П И С А Н И E < 955>pg

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву(22) Заявлено 29.09. 80 (21) 2987191/18-24 (51) М. Кд.з

G- 11 С 29/00 с присоединением заявки №вЂ” (23) Приоритет— государственный комитет

СССР но делам изобретений и открытий

Опубликовано 30.08.82. Бюллетень ¹ 32 (53) УДК 681. 327 (088. 8) Дата опубликования описания 30. 08. 82

Д. А. Бруевич, P. М. Воробьев, В. B. Вушкарник и Ю. T. Оношко (72) Авторы изобретения (71) Заявитель (5 4) ЗАПОМИНАП4ЕЕ УСТРОЙСТВО С ИСПРАВЛЕНИЕМ

ОШИБОК

Изобретение относится к запоминающим устройствам (ЗУ) и может быть использовано для построения высоконадлежащих систем памяти большой емкости и различной конфигурации, имеющих возможность работать одновременно с разными типами ЭВМ.

Известно ЗУ с исправлением ошибок, содержащее накопительные блоки, каждый из которых соединен с блоком обнаружения и коррекции ошибок.

В процессе работы в каждый накопительный блок записывается группа разрядов кодового- слова. Число информационных разрядов в этой группе может быть равно 2, 4, 5, 8, 10 и т.д., кроме того в группу входит один контрольный разряд. При таком способе построения

ЗУ возможна коррекция любого количества разрядов, содержащихся в одной группе, что дает возможность продолжить работу при отказе не более чем в одном накопительном блоке (1).

Недостатком данного устройства является ограничение выбора числа информационных разрядов в кодовом слове, которое выбирается из ряда 14, 44, 65, 152, 230 и т.д. Это условие далеко не всегда. является приемлемым, в частности нельэя выбрать длину информационного слова, равной целой степени двойки.

Иэ известных устройств наиболее

5 близким техническим решением к предлагаемому является запоминающее устройство с коррекцией ошибок, содержащее схему управления, дешифратор адреса буферный к-разрядный регистр данных (k — число разрядов в .;одовом, слове) и k накопительных блоков, причем входы схемы управления соединены с входными шинами устройства, выходы дешифратора адреса соединены со всеми накопительными блоками и с буферным регистром данных, первые входов буферного регистра данных соединены с входными шинами устройства, вторые k входов соединены с соответствующими выходами накопительных блоков, первые k выходов буферного регистра данных соединены с выходными шинами устройства, а вторые выходов — с соответствующими входами накопительных блоков (2).

Недостатком этого ЗУ является невысокая надежность иэ-за большого числа накопительных блоков. С увеличением их числа вероятность появления некорректируемой ошибки возрастает (например, в простейшем случае, 955207 вследствий возрастания вероятности нарушения контактов в разъемах сразу у двух накопительных блоков), кроме того, уменьшается объем части памяти, имеющей право на отказ, равный при

1 5 данной структуре

Из-за большого числа накопительных блоков увеличивается также гро-. моздкость устройства. 10

Цель изобретения — повышение надежности устройства, Указанная цель достигается тем, что н запоминающее устройство с исправлением ошибок, содержащее блоки интерфейсного сопряжения, соединенные с блоком коррекции, и группы накопителей, адресные входы которых подключены к адресным выходам блоков интерфейсного сопряжения, введен логический блок, входы которого подключены к одним из выходов блоков интерфейсного сопряжения, выходы соединены с входами блока коррекции, одними из входов блоков интерфейсного сопря- 25 жения и управляющими входами накопителей, а информационные входы накопителей каждой группы подключены к выходам одноименной группы выходов блока корреции. 30

Логический блок содержит дешифраторы, формирователь синхросигналов, блок приоритета, элементы И, ИЛИ. и НЕ и группу элементов И, причем выходы блока приоритета подключены 35 к входам элемента ИЛИ, выход которого соединен с входом формирователя синхросигналов, выход перного элемента НЕ подключен к первому входу элемента И и входу второго элемента 40

НЕ, одни из выходов формиронателя синхросигналов соединены соответственно с вторым входом элемента И и одними из входов элементов И группы, другие входы которых соединены с выходами первого дешифратора, входы блока приоритета, первого элемента

HE и дешифраторон являются входами блока, выходами которого являются другие выходы формирователя синхросигналов, выходы блока приоритета, элементов И и НЕ и выходы второго дешифратора.

На фиг. 1 изображена структурная схема запоминающего устройства с коррекцией ошибок; на фиг. 2 - струк- 55 турная схема одного из вариантов накопителя; на фиг, 3 — структурная схема одного иэ вариантов логического блока.

Устройство (фиг. 1) содержит ло- 60 гический блок 1, блоки 2 интерфейсного сопряжения 13», блок 3 коррекции, первую группу накопителей 4-6, вторую грУппу накопителей 7-9, третью группу накопителей 10-12, 65

Блок 1 соединен посредством выходных управляющих шин 13 с входами всех блоков устройстна и посредством входных управляющих шин 14 с выходами каждого блока 2.. Каждый блок 2 соединен с шинами соответствующей внешней магистрали 15, с блоком 3 посредством шин 16 и с накопителями

4-12 посредством адресных шин 17.

Блок 3 соединен посредством шин 18-25 с накопителями 4-6, посредством шин

26-33 с накопителями 7-9 и посредством шин 34-41 с накопителями 10-12.

Накопитель(на фиг. 2 изображен, например, накопитель 4) содержит элементы И-НЕ 42, управляющие шины

43-51, большие интегральные схемы оперативного запоминающего устройства (БИС, ОЗУ) 52, элементы И-НЕ 53, управляющую шину 54.

Логический блок 1 (фиг. 3) содержит блок 55 приоритета, элемент ИЛИ

56, формирователь 57 синхросигналов, элемент H 58, группу элементов И

59-62, первый 63 и второй 64 элементы НЕ, дешифраторы 65 и 66.

Блок 1 имеет входные цины 67-69, выходные шины 70-81, входные шины

82-86, выходные шины 87-89.

Устройство работает следующим образом.

При обращении к ЗУ по одной из внеш них магистралей 15 соответствующий блок 2 преобразует сигналы интерфейса данной магистрали к некоторому общему виду, пригодному для дальнейшего использования в настоящем устройстве ° От блока 2 запрос по управляющим шинам 14 поступает в блок 1, который определяет приоритет поступивших запросов и выдает последовательность сигналон, управляющих работой всех блоков ЗУ. По команде из блока 1 адрес выбранной ячейки памяти поступает по адресным шинам 17 из соответствующего блока 2 и накопители 4-12, а разряды информации (например, 16 разрядов)„по шинам 16 н блок 3, где формируется кодовое слово двумерного итеративного кода L4)

Данный код способей исправлять групповые ошибки, находящиеся н одной диагонали матрицы кодового слова, которая для 16-ти разрядон информации имеет следующий вид:

v х х х> х4 а„ х5 х х> хв а1 х„ х „х1,1аэ

<3 <4 15 16 4

1 2 3 4 где х, — x — ра з ряды и формации

14

Ь - b - контрольные разряды.

В настоящем ЗУ разряды. каждой из девяти диагоналей этой матрицы записываются в отдельный накопитель, поэтому возможно исправление как

955207 одиночной, так и групповой ошибки любого из накопителей (при условии исправной работы остальных).

Например, разряд а„ можно записать в накопитель 4, разряды х4, а в накопитель 5, разряды х> х8, à3в накопитель б и т.д. Однако в этом случае из-за различного числа разрядов, хранимых в каждом накопителе, 1аэаимозаменяемость последних будет исключена. Для получения возможности 10 использования в ЗУ одинаковых накопи телей производится следующее. Подгруппы разрядов, находящихся в диагоналях нескольких кодовых слов, объединяются в группы таким образом, чтобы об- 15 щее количество разрядов в группе было одинаковым. Пои этом, из каждого кодового слова либо совсем не выбирается, либо выбирается только одна подгруппа разрядов (диагональ), число 70 же кодовых слов может быть произвольным. Для рассматриваемого примера число кодовых слов принято равным трем, и одно из возможных распределений разрядов по группам приведеио в таблице.

Объединив в групппу три кодовых слова, мы получили 9 групп по 8 разрядов в каждой. Составив группы из двух и одного кодового слава, мы могли бы получить 18 групп по 4 разряда.

Однако, так как каждая группа разря= дсв записывается в отдельный накопитель, то это привело бы к увеличению их числа и снижению надежности ЗУ.

Таким образом, в дайном примере в 35 каждый накопитель может быть записано восемь разрядов, а какая подгруп па разрядов будет записана в какой накопитель в данном цикле обращения к ЗУ, зависит от номера кодового сло- 4Р ва. Например, разряды х, х, х„, а, второго кодового слова зппишутся в накопитель 4, разряды х>, хе, а в накопитель 5, разряд -а — в накопитель 6 и так все 24 разряда второго 45 кодового слова. Так как емкость ЗУ составляет 196608 слов, то все адреснае пространство необходимо разбить на три равные массива по 65536 слов в каждом, при этом номер массива будет служить признаком подгруппы разрядов записываемой в данном цикле в тот или иной накопитель. Разбивку адресного пространства на три части можно провести любым способом, в даннам ЗУ номер адресного массива определяется с помощью двух старших разрядов адреса А16 и А17.

Если A16 = A17 = 0 — первый адресный массив, если А16 = 1; А17 = 0 второй адресный массив, а если А16 — 0; A17 = 1 — третий адресный массив.

Комбинация А16 = А17 = 1 не используется, так как превышает объем адресного пространства ЗУ вЂ” 196608 65 слов. Определение номера адресного массива производится в блоке 1, а оставшиеся 16 разрядов адреса AO-A15 используются следующим образом: AOA13 — локализация адреса внутри БИС

ОЗУ, А14-A15 — выбор ряда из восьми

БИС ОЗУ внутри накопителей 4-12.

В качестве примера рассмотрим запись информации в первый накопитель 4 (фиг. 2). По команде из блока 1 по шинам 18-25 в накопитель 4 из блока коррекции 3 поступают разряды а „, х х, х, а4, х, х,, а.„, которые палее пооходят йа первые входы элементов,И-НЕ 42. На вторые входы этих элементов по управляющей шине 43 из блока 1 поступает признак записи, а на третьи (также из блока 1) по управляющим шинам 44-51 — признак номера адресного массива, причем, так как данный накопитель является первым, а адрес обращения относится, напphIicp K третьеглу адресном мас— сиву, то разрешающий запись сигнал придет только по шинам 49-51 (таблица l). Если адрес cáðà Гения относится к второму адресному массиву, то разрешающий сигнал придет го шинам 45-48, а если к первому, то по шине 44. Таким образом, соответствующие элементы И-HE 42 откроются и необходимая подгруппа разрядов запишется в выбранный ряд БИС ОЗУ 52. (Управляющие и адре сные шины БИС

ОЗУ с соответствующими вентилями не показаны) . Из сказанного становится ясной коммутация управляющих шин

44-51, а именно, шина 44 накопителя

4 объединяется с шинами 45-48 накопителя 5, с шинами 49-51 накопителя

6, с шиной 44 накопителя 7 и т.д. в соответствии с таблицей для первого адресного массива. Инны 45-48 накопителя 4 объединяются с шинами 49-51 накопителя 5, с шиной 44 накопителя б и т.д. для второго адресного массива. Иины 49-51 накопителя 4 объединяются с шиной 44 накопителя 5,; с шинами 45-48 накопителя б и т.д. для третьего адресного массива. Таким образом, при подобной коммутации, выполненной .с внешней стороны разьемов накопителей, приход разрешающего сигнала по одной из этих трех объединенных шин определит номер адресного массива, т.е. необходимую подгруппу разрядов, записываемую в конкретный накопитель.

При чтении, информация из выбранного ряда БИС ОЗУ 52 через элементы

И-HF. 53 поступает на шины 18-25 и далее в блок 3 коррекции, причем в этом случае на вторые входы элементов И-НЕ 53 го управляющей шине

54 поступает признак чтения. Подача сигналов на управляющие i.èíû 44 — 51 производится аналоги на в соответст955207 вии с принадлежностью адреса обращения к определенному адресному массиву.

После коррекции в блоке 3 кодовое слово поступает в соответствующий блок 2 и одновременно может быть вновь записано в накопители 4-12.

Следует отметить, что появление многократной ошибки в одном накопителе значительно более вероятно, чем скажем двухкратной или,. тем более, трехкратной ошибки в разных накопителях, так как к полному выходу иэ строя одного накопителя может привести целый ряд причин, таких как замыкание или обрыв управляющих и адресных шин БИС ОЗУ, замыкание или обрыв шин питания, пробой какого-либо входа EHC ОЗУ, нарушение контактов в разъеме и т.д Поэтому применение корректирующего кода, способного исправлять групповые ошибки определенного вида, существенно повышает надежность устройства.

Управление всеми блоками ЗУ осуществляет логический блок 1 (фиг. 3)

При поступлении запросов на обмен информацией ст блока 2 по.шинам 6769 блок 55 приоритета определяет запрос, пришедший на нее первым, и выдает на соответствующую выходную шину 70-72 высокий уровень напряжения, служащий признаком захвата памяти магистралью данного блока

2. Этот высокий уровень поступает в соответствующий блок 2 и подключает его для дальнейшей. совместной работы с блоком 1. С этого момента начинается цикл работы ОЗУ с выбранной магистралью, причем остальные два блока 2 ни на какие сигналы, поступающие с блока 1, в этом цикле отвечать не будут. Получив высокий уровень сигнала по соответствующиМ шинам 70-72, выбранный блок 2 выдает в блок 1 по шине 82 признак записи или чтения (запись — низкий уровень напряжения, чтение — высокий) 16 разрядов данных на шины 16 в случае осуществления записи и по шинам

83-86 — старшие разряды адреса А14А17. Разряды адреса А14-А15 поступают на дешифратор 65 для определения одного из четырех возможных рядов

БИС ОЗУ, к которому производится обращение в данном цикле, а разряды

А16-A17 — на дешифратор выбора адресного массива для определения, к которому из трех возможных адресных массивов принадлежит адрес обращения. Одновременно признак выбранной магистрали через элемент ИЛИ 56 поступает на вход формирователя 57 синхронизирующих сигналов и запускает его. формирователь 57 синхрониэирующих сигналов выполнен на основе полупроводниковой линии задержки и

60 5 йреднаэначен для выдачи последователь ности импульсов определенной длительности управляющих работой ЗУ. Лля работы БИС ОЗУ 52, показанных на фиг. 2, необходимы следующие сигналы: 14 разрядов адреса (AO-A13), поступающих в мультиплексном режиме (сначала адрес строки AO-A6, затем адрес столбца А7-А13), синхронизирующий сигнал адреса строки, синхронизирующий сигнал адреса столбца и признак записи. В соответствии с этим вначале на шину 73 с первого выхода формирователя 57 синхронизируюших сигналов выдается строб адреса строки, поступающих на все три блока 2. Полуив этот сигнал, тот блок 2, на котоом присутствует высокий уровень с шин 70-72, выдает на адресные шины

17 (фиг, 1) адрес строки АО-Аб, поступающий в накопители 4-12. Для выдачи в накопители синхронизирующего сигнала адреса строки с третьего выхода формирователя 57 синхронизирующих сигналов поступает на первые входы элементов И 59-62 положительный импульс, а на вторые входы этих элементов — признак выбора ряда с дешифратора 65. Соответствующий элемент И открывается с его выхода на ,одну иэ шин 78-81 выдается синхрони зирующий сигнал адреса строки выбранного ряда. Поступив в накопители, этот сигнал заносит адрес строки

АО-Аб в соответствующий ряд БИС ОЗУ занесение адреса столбцов А7-А13 происходит после занесения адреса строк следующим образом: с второго выхода формирователя 57 синхронизирующих сигналов на шину 74 выдается строб выдачи адреса столбца, получив который, выбранный блок 2 выдает в адресные шины 17 адрес столбца А7-А13.

Затем с четвертого выхода формирователя 57 на шину 75 и далее в накопители 4-12 поступает синхронизирующий сигнал адреса столбца. В накопителях этот сигнал подается только на те строки БИС ОЗУ, которые соответствуют выбранному адресному массиву и заносит адрес столбца в них.

Осуществление записи или чтения из

БИС ОЗУ 52 возможно только при подаче обоих синхронизирующих сигналов адреса строки и адреса столбца, в противном случае запись,или чтение из БИС ОЗУ не производится и их выходы остаются в состоянии высокого импеданса. (Разводка шин синхронизи- рующих сигналов адреса строки и столбца, адресных шин и шины признака записи с соответствующими вентилями (не показаны). В режиме записи в накопители выдается сигнал "Запись" по шине 4. 3 и признак записи на БИС

ОЗУ по шйне 77, Признак записи формируется с помощью элемента И 58, на первый вход которого поступает им10

955207 мен между памятью и выбранным блоком

2 заканчивается и блок 1 начинает работу со следующим блоком 2, определенным схемой 55 приоритета.

Таким образом, применение предлагаемой организации Зу позволяет существенно повысить надежность устройства за счет снижения числа накогительных блоков без уменьшения общей емкости, причем каждый из накопительных блоков может полностью выйти из строя, не приводя к нарушению достоверности выдаваемой устройством информации. Значительно повышается ремонтопригодность запоминаюшего устройства, так .как сУШественно большая часть памяти может быть изъята из состава работаюшего ЗУ для ремонта или замены. (Для 16-ти. разрядного информационного слова 1/9 часть в предлагаемом решении и 1/22 в прототипе).

Уменьшается также количество автонсмных источников питания накопительных блоков.

Кодовое слово (адресный массив) Группы т 2

Х1 Х1 Р a4 Х, ХВ х1, а„ а1

3, хэ, а

7 11 4 а1

x9, x«, b

h„

5

5 10 15 4

6 х9, х14> 1>

7 х4, а 1

16 13 41

10 х6 э х11i

X1) 12 х1У >Я хь i х1„, х16

Х1! х4, а

I с пы подклкчены к выходам одноименной группы выхсдов блока коррекции.

2. Запоминающее устройство по и. 1, о т л и ч а ю ш е е с я тем, что логический блок содержит дешифраторы, формирователь синхросигналов, блок приоритета, элементы И, ИЛИ и НЕ и группу элементов И, причем выходы блока приоритета подключены к входам элемента ИЛИ, выход которого соединен с входом формирователя синхросигналов, выход первого элемента НЕ подключен к пеовому входу элемента И и входу второго элемента НЕ, одни ,из выходов формирователя синхросигналов соединены соответственно с вторым входом элемента И и одними из входов элементов И группы, другие входы ко торих соединены с выходами первого

Формула изобретения пульс с выхода Формирователя 57, а на второй — высокий уровень сигнала "Запись" с выхода элемента НЕ 64, при этом на шине 54 будет низкий уровень с выхода элемента НЕ 63. В режиме чтения на шине 82 сохраняется высокий .уровень, на шине 43 — низкий, а на шине 54 — высокий. Сигнал признака записи по шине 7.7 на БИС ОЗУ в этом случае не поступает. По окончании цикла с выхода формирователя

10 синхронизируюших сигналов на шину

76 выдается сигнал "Конец обмена".

ВЫбранный блок 2 принимает его, снимает признак запрсса с соответствующей шины 67-69, признак режима рабо- 15 ты с шины 82 и прекрашает выдачу стар:ших разрядов адреса на шины 83-86.

В случае записи блок 2 прекращает также выдачу данных на шины 16, а в случае чтения по сигналу "Конец обмена" 2р фиксирует в своем буферном регистре информацию, выданную блоком 3 коррек ции на разрядные шины 16. На этом обt

2 х,1, х, x) ) R4 Х3 ХВ» аз х5 x10> 15 4 3 « 3

x„, хь, х1, х16 1з b1

1. Запоминающее устройство с исправлением ошибок, содержащее блоки интерфейсного сопряжения, соединенные с блоком коррекции, и группы- накопителей, адресные входи которых подключены к адресным выходам блоков интерфейсного. сопряжения, о т л ич а ю щ е е с я тем, что, с целью повышения надежности устройства, оно содержит логический блок, входы которого подключены к одним из выходов блоков интерфейсного сопряжения, выходы соединены с входами блока коррекции, одними из входов блоков интерфейсного сопряжения и. Управляющими входами накопителей, а информационные входы накопителей каждой груп-65

Позиция соответствующего накопителя на фиг. 1

955207 дешифратора, входы блока приоритета, перного элемента НЕ и дешифраторов являются входами блока, выходами которого являются другие выходы формирователя синхросигналов, выходы блока приоритета, элементов И и HE u выходы второго дешифратора.

Источники информации, принятые во внимание при экспертизе

1. Патент СИ Р 3562709, кл ° 340-146.1, опублик. 1970.

2, Патент США Р 4006467, кл. 340/173, опублик, 1977 (прототип), 3. Авторское свидетельство СССР

Р 748402, кл. G 06 F 3/04, 1978.

4. Хетагуров Я. А., Руднев IO. П.

Повышение надежности цифровых устройств методами избыточного кодирования.. М., "Энергия", 1974, с. 41-50.

955207 фиг Л

Составитель В. Рудаков

Редактор Н. Гриыанова Техред M.Надь Корректор M. Демчик

Заказ 6448/61 Тираж 622 Подписное

ВНИИПИ Государственног комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4