Преобразователь двоичного кода в двоично-десятичный

 

О П И С А Н И Е (957200

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советские

Социалистические

Республик (6l ) Дополнительное к авт. свил-ву (5l)M. Кл.

4 06 F 5/02 (22) Заявлено 20.10.80 (2l ) 3232281/18-24 с присоединением заявки,%

3ЪоудоротеенныМ комнтет

СССР ао делам наебоетеннй н открытий (23) Приоритет

Опубликовано 07.0сб.82. Бюллетень № 33

Дата онубликовання описания 07.09.82 (53) УДК 681. . 32 5(088.8) б

3 (72) Автор изобретения

А. П. Кура-ков

Гбйяб. 3 "А Ы., (7l) Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА

В ДВОИЧНО-ДЕСЯТИЧНЫЙ

Изобретение относится к автоматике би цифровой вычислительной технике и может быть использовано при построении двоичио-десятичных преобразователей в системах автоматического управления

5 при контроле производственных процессов и для измерений при испытаниях аппаратуры.

Известен преобразователь двоичного кода в двоично-десятичный, содержаший каскады суммируюших блоков и элементы

И-НЕ, выходы суммирующих блоков каждого каскада соединены(с входами суммируюших блоков соседнего старшего каскадаб а входы суммирутоШих блоков 15 младшего каскада являкттся информационными входами преобразователи Ц1.

Недостаток известного преобразователя состоит в сложности схемы, что выражается в том, что преобразователь не допускает наращивания или уменьшения разрядности путем подсоединения (отсоединения) каскадов. При необходнмос ги изменения разрядности, например, с целью

2 получения более высокой разрядности, всякий раз требуется новая схема, с иными связями, Этот недостаток наиболее ярко проявляется тогда, когда в системе используется значительное количество преобразователей и при этом с разными коэффициентами масштабирования(2.) Другим недостатком известного IIpeобразователя является отсутствие входа управления масштабированием, так как известный преобразователь предназначен для перевода чисел единиц, изображенных в двоичном коде, в то же число, единиц, изображенных в двоично-десятич- ном коде.

Наиболее близким решением по технической сушности и схемному построению к предлагаемому является преобразователь двоичного кода в двоично-десятичный, содержаший последовательно соединенные каскады, каждый из которых содержит десять сумматоров и коммутатор.

Рассмотрев операцию вычитания для всех сумматоров ряда, можно заключить, что на выходе 14 одногс из десяти сумматоров содержится логический нуль при логической единице на остальных, Логический нуль содержится на том сумматоре 10, на входе 11 которого код лжньше

35 цены М единицы. Номер, присвоенный сумматору 10, у которого имеется ло— гический нуль, и число вычитаний или значащая цифра каскада совпадают. Положение логического нуля на входах 7

40 шифратора 6 однозначно определяет код цифры на выходе 5 шифратора 6, который затем поступает на управляющий вход

8 коммутатора 9, что определяет выборку входа 2 2.I и подключение его к

45 выходу 4 коммутатора и каскада 1 в целом. Остаток на выходе 4 подается на вход 2 следующего младшего каскада преобразователя для соответствующего анализа кода, поступившего на его

55

3 9572

Кроме того, каждый каскад известного преобразователя содержит логический блок определения крайней единицы (2j

Недос гаток данного преобразователя состоит в сравнительно большом объеме аппаратуры и низкой надежности.

Цель изобре гения — упрощение преобразователя и повышение его надежности.

Поставленная цель достигается тем, что преобразователь двоичного кода в двоично-деся гичный, содержащий и каскадов преобразования, где (и+1 ) — чис- . ло десятичных разрядов, причем -й (1 =1-n ) каскад содержит коммутатор и десять сумматоров, первые входы которых объединены и являются входол управле— ния масштабированием 1 -го разряда преобразователя, выход коммутатора

1 -го каскада соединен с вторым входом первого сумматора (i+1)-го каскада, разрядные выходы сумматоров с первого по девятый соединены соответственно с . информационными. входами коммутатора, второй вход первого сумматора первого каскада является информационным входом преобразователя, вход переноса сумматора i -го каскада сг дичен с входом логического нуля преобразователя, 1-й каскад преобразования содержит шифратор, выход которого является выходом

1-ro разряда преобразователя и соединен с управляющим входом коммутатора

1 -го каскада, входы шифратора i -го каскада соединены с выходами старших разрядов соответствующих сумматоров

i -го каскада, разрядные выходь1 К -го (1С=1-9) сумматора соединены с вторыми входами (к+1)-го сумматора, вторые входы первого сумматора соединены с десятым информационным входом коммутатора.

На фиг. 1 приведена блок-схема преобразователя; на фиг. 2 — блок-схема соединений одного каскада преобразования.

Устройство содержит каскад 1 преобразования, информационный вход 2 каскада, вход 3 управления масштабированием, выход 4 остатка каскада, информационные вл.ходы 5 каскада, шифратор 6, входы 7 шифратора 6, управляющие входы 8 кол|мутатора 9, сумматоры 10,—,10„, входы 11 и 12 суммато— ров, выходы 13 и 14 сумматоров, информационные входы 15 ко мутатора 9, вход 16 переноса сул,мато oB и вход

1 7 логического нуля преобразователя.

Предлагаемое устройство содержит ряд последовательно включенных каскадов преобразова1п я (cM. фиг. 1 ) . Кис h 1j3 содержит де :Ятъ суМматоров 10 в ряде (разряде) включенных последовательно и пронумерованных от входа в порядке последовательного включения СО-С9, один шифратор 6, входы 7 которого пролыркированы в порядке возрастания также СО-С9, один коммутатор 9, входы

15 которого промаркированы также СОС9. Входы 12 сумматоров 10 ряда объединены, образуя разряд входа 3 управления масштабированием, выходы 14 старшего разряда сумматоров соединены с входами 7 шифратора 6 в порядке одноименной маркировки, входы 15 комлгутатора 9 подсоединены к входам 11 сумматоров 10 в порядке маркировки, управляющие входы 8 коммутатора 9 подсоединены к выходам 5 шифратора.

При преобразовании кода, поступившего на вход 2 каскада (см. фиг. 2), на вход 3 должен быть подан двоичный код

) являющийся дополнительным кодом цены единицы каскада. Б атом случае каждый сумматор 10 каскада будет осуществлять операцию вычитания из кода, поданного на вход 2, числа М, соответствующего цене единицы цифии . вход. Выход последнсго младшего кас када не используется. Код информации на нем является погрешностью преобразователя, который всегда меньше цены единицы самого младшего каскада.

В качестве примера показан преобразователь двоичного кода и двоично-десятичный код градусов, минут, секунд на 24 двоичных разряда.

957200 преобразователя путем набора необходимого числа модулей, осуществить многоканальны.й преобразователь, ил еть вы< окую динамическую точность преобразования, гак как нет ограничений на число . или разрядность, в которых отображают-. ся динамические параметры преобразования, упрос-тить внешние связи преобразователя с источником инфорл ации, так к к

1О преобразователь не требует внешних тактирующих импульсов, получить экономический эффект за счет унификации прс об- разователя данного типа

2 330 169

6 058 439

8 155 591

Со ген градусов

233 017

Десятков градусов

Единиц градусов

8 365 306

23 302

8 384 724

8 388 220

8 388 543

8 388 602

3 884

Десятков минут

Единиц минут

Десятков секунд

388

Единиц секунд ния преобразователя и повышения его надежности, в нем 1-й каскад преобразования содержит шифратор, выход которого является выходом i-го разряда преобразователя и соединен с управляющим входом коммутатора 1 -го каскада, входы шифратора -го каскада соединены с выходами старших разрядов cooTветствуюших сумматоров i -ro каскада, разрядные выходы К-го (К=l-9) сумматора соединены с вторыми входами (К+1)-го сумматора, вторые входы первого сумматора соединены с десятым информационным входол коммутатора.

Преобразователь двоичного кода в двоично-десятичный, содержащий п каскадов преобразования, где (и+1) .- число десятичных разрядов, причем i -й (i =1-и) каскад содержит коммутатор и десять сумматоров, первые входы которых обье46 динены и являк гся входом управления масштабированием i -го разряда преоб-. разователя, выход коммутатора 1 -го каскада соединен с вторым входом первого сумматора (i+1)-го каскада, разрядные выходы сумматоров с первого по девятый соединены соответственно с информационными входами коммутатора, второй вход первого сумматора первого каскада является информационным входом преобразователя, вход переноса сумматора

1-го каскада соединен с входом логического нуля преобразов:теля, о т л и ч а— ю шийся тем, что, с целью упрощет

Данные преобразователя для 24-х разрядного кода; число единиц в пределе угла 2л=8388608 ед, число единиц в угле, одна секунда равна С = 6, 472691358 6 ед. сведены в таблицу.

Быстродействие преобразователя, показанного в примере, определяется сорока тремя сумматорами и соответствует углу 359 59 59". Для современных . сумматоров это быстродействие оценивается 7, 43 мкс;

Использование изобретения позволяет реализовать наперед заданную точность

Формула изобретения

Источники .информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Y 691844, кл. G 06 F 5/02, 1977. 2. Авторское свидетельство СССР по заявке % 2766118/18-24, кл. G 06 F 5/02, 1979,(прототип).

957200

Составитель M. Аршавский

Редактор E. Кинив Техред Е.Харитончик Корректор Г.Решетник

3акаа С599/37 Тирак 731 Подписное

ВНИИПИ I осударственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент, г. Ужгород, ул, Проектная, 4