Преобразователь двоичного кода в двоично-десятичный

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

<>960794 (61) Дополнительное к авт. свид-ву(22) Заявлено 15А1.81 (21) 3268672/18-24

Р М К з с присоединением заявки ¹â€”

G 06 F 5/02

Государственный комитет

СССР по делам изобретений н открытий (23) Приоритет (ЗЗ УДК 681 ° 325.(088.8) Опубликовано 23.09.82.Бюллетень ¹ 35

Дата опубликования описания 23.09.82 (72) Автор изобретен и я

В.Н. Николаев (71) Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ДВОИЧНОДЕСЯТИЧНЫЙ

1 2

Изобретение относится к автоматике и цифровой вычислительной технике и может быть использовано при построении двоично-десятичных преобразователей в вычислительных машинах и .цифровых системах контроля и управ-. ления. Ф

Известен преобразователь двоичного кода в двоично-десятичный, содержащий сдвиговый регистр, дешифратор коррекции и блок коммутации (1Q. Недостаток известного устройства состоит в низком быстродействии.

Наиболее близким к предлагаемому по технической сущности и схемному .построению является преобразователь двоичного кода в двоично-десятичный, состоящий иэ последовательно соединенных преобразователей веса разрядов двоичного числа с повышением веса основания в десять раз и выводом четырех мЛадших разрядов двоично-десятичного числа с основанием, численно равным двоично-десятичному эквиваленту. Каждый преобразователь веса разрядов двоичного числа. состоит из последовательно соединенных блоков, содержащйх четырехразрядные ,сумматоры и схемы сравнения (2 3.

Недостаток данного преобраэовате« ля состоит в аппаратурной избыточности.

Целью изобретения является упрощение преобразователя с сохранением

его быстродействия.

Поставленная цель достигается тем, что в преобразователе двоичного кода в двоично-десятичный, содержащем и бпоков -преобразования весов разрядов (где л + 1 - число десятичных разрядов выходного кода), выход младшего разряда входного кода преобразователя является выходом младшего двоично-десятичного разряда младшего десятичного разряда выходного кода преобразователя, каждый блок преобразования весов разрядов содержит умножитель на 1,5, уьыожитель на 16/15 и четырехразрядный преобразователь двоичного кода в двоично-десятичный, входы которого соединены с разрядными выходами четырех младших разрядов умножителя на 16/15, входы которого соединены с .выходами умножителя на 1,5, разрядные входы преобразователя, исключая младший, соединены.с соответствующими входами умножителя на 1,5 первого блока преобразования весов разрядов, .960794 выходы четырехразрядного преобразо,вателя двоичного кода в двоично-десятичный i-ro (i = 1 вЂ, n) блока преобразователя весов разрядов являются тремя старшими двоично-десятичными разрядами i-го десятичного разряда 5 выхода преобразователя, выход пятого разряда умножителя на 16/15 i-ro блока преобразования весов разрядов является выходом младшего двоичнодесятичного разряда (i + 1) десятич- 10 ного разряда преобразователя, выходы остальных старших разрядов умно1жителя на 16/15 j.-го (j 1 ": n - 1) блока преобразования весов разрядов соединены со входами умножителя на 15

1,5 (j + 1)-го блока преобразования весов разрядов, выходы старших. раз.Рядов умножителя на 16/15 и-го блока преобразования весов разрядов являются двоично-десятичными выхо- 2О дами (п + 1)-ro десятичного разряда преобразователя °

При этом в преобразователе умножитель иа 16/11 содержит К ) (4 25 четырехразрядных сумматоров (где

P — число входов умножителя на

16/15) и (k- 1) элемент задержки, через которые выход переноса д-го (g = 1 -; k — 1) четырехразрядного сумматора соединен с входом переноса (g + 1)-го четырехразрядного сумматора, первая группа информационных входов всех четюрехраэрядных сумматоров является входами умножителя на 16/15, вторая группа информационных входов д-го четырехраэрядного сумматора соединена с выходами соответствующих разрядов (д +

+ 1)-го четырехразрядного сумматора, вход переноса первого четырехраэряд- 40 ного сумматора и вторая группа информационных входов К-ro четырехразрядного сумматора соединены с входом логического нуля преобразователя, выход старшего разряда перво- 45

ro четырехразрядного сумматора является выходом младшего разряда умножителя на 16/15, выходы всех четырехразрядных сумматоров являются выходами соответствующих разрядов (начиная со второго) умножителя на

16/15.

Кроме того, в преобразователе чеЪярехразрядный преобразователь двоич1 ого кода в двоично-десятичный выполнен на четырехраэрядном сумматоре, вход переноса которого является входом младшего разряда четырехразрядного преобразователя двоичного кода в двоично-десятичный, первые входы второго, третьего.и четвертого разрядов четырехразрядного сумматора являются входами соответствующих разрядов четирехраэрядного преобразователя двоичного кода в двоично-десятичный код, первый и второй вхбды 65 первого разряда четырехразрядного сумматора соединены соответственно с входами второго и третьего разрядов четырехразрядного преобразователя двоичного кода в двоично-десятичный, второй вход .второго разря-. да четырехразрядного сумматора соединен с первым входом четвертого разряда, вторые входы треТьего и четвертого разрядов четырехразрядного сумматора соединены с входом логического нуля преобразователя, выходы третьего и четвертого разрядов и выход переноса четырехразрядного сумматора являются выходами соответствующих разрядов четырехразрядного преобразователя двоичного кода в двоично-десятичный.

На фиг.1 приведена блок-схема предлагаемого преобразователя двоичного кода в двоично-десятичный; на фиг.2 — блок-схема преобразователя веса разрядов двоичного кода; на фиг.3 — принципиальная схема преобразователя веса восьми разрядов двоичного кода °

Преобразователь двоичного кода в двоично-десятичный состоит из последовательно соединенных блоков 1 преобразователей веса разрядов двоичного кода. Входной код, подлежащий преобразованию, поступает на информационные входы 2 умножителя 3 первого блока преобразователя веса разрядов двоичного кода. Каждый блок 1 преобразователей веса разрядов двоичного кода состоит (фиг.2) из последовательно соединенных умножителя 3 в 1,5 раза, умножителя 4 в 16/15 раза и четырехраэрядного преобразователя 5 кода в двоичнодесятичный код. Оба умножителя 3 и 4 и преобразователь 5 выполняют. ся на четырехразрядных сумматорах и могут быть по своим входам расширены до заданного числа разрядов.

Умножитель 3 в 1,5 раза состоит из последовательно соединенных четырехразрядных сумматоров (фиг.3, микросхемы Dl и 02). На самый младший вход сумматора заводится постоянно единица. Умножитель- 4 в 16/15 раза состоит из последовательно соединенных четырехразрядных сумматоров и элементов задержки. Четырехразрядный преобразователь 5 кода выполнен на базе четырехразрядного сумматора (фиг.3 вЂ,микросхема D5).

Устройство работает следующим образом.

Все разряды преобразуемого кода, за исключением самого младшего, заводятся на соответствующие входы умножителя 3, выходы умножителя 3 заводятся на соответствующие входы умножителя 4. Последовательное умножение в 1,5 и 16/15 раза позволяет понизить вес каждого разряда кода

960794 на выходе умножителя 4 в 1,6 раза, т.е. все разряды, начйная с четвертого и выше, представляют собой двоичное число с основанием 10bg, где b - основание двоичного преобразуемого кода, а четыре младших разряда содержат. в себе сумму единиц всего преобразуемого кода (четвертый разряд. содержит также 10 Ьд).

Повторяя операции умножения над четвертым и выше разрядами с выходов умножителя 4, получают на выхо де сумму десятков всего преобразуемого кода и двоичное число сотен и т.д. Три разряда двоично-десятичного числа единиц, десятков, сотен и т.д..снимаются с выходов четырехразрядного преобразователя:5 кода в-каждом блоке 1 преобразователя . веса разрядов кода,самый младший разряд проходит непосредственно на выход. Для соответствующего 1-го блока 1 преобразователя веса разрядов потребуется Р; микросхем-сумматоров

Р1 ("4 )> 2 + 1, (1)

:где †— округляемое в сторону увеи; личения целое число; и; — количество разрядов преобразуемого двоичного числа, поступающего на данный преобразователь.

Общее количество микросхем в устройстве определяется выражением е = ::Р;, (2)

Так, например, для преобразователя 18-разрядного двоичного кода в двоично-десятичный потребуется 39 микросхем, т.е. в 2,26 раза меньше, чем в известном устройстве.и все они будут однотипные — четырехраэрядные сумматоры, чем достигается большая степень унификации применяемых микросхем. Снизится также мощность, потребляемая от источника питания. ри дальнейшем увеличении числа пребразуемых разрядов, выигрыш в уменьении числа используемых микросхем увеличивается.

Формула изобретения

1. Преобразователь двоичного кода в двоично-десятичный, содержащий и блоков преобразования весов разрядов (где n + 1 — число десятичных разрядов выходного кода), выход младшего разряда входного кода преобразователя является выходом младшего двоично-десятичного разряда младшего десятичного разряда выходного кода преобразователя, о т л и ч а ю— шийся тем, что, с целью упрощения преобразователя, в нем каждый блок преобразования весов разрядов.

45 содержит .умножитель на 1,5, умножитель на 16/15 и четырехразрядный преобразователь двоичного кода в двоично-десятичный, входы которого ,соединены с разрядными выходами четырех младших разрядов умножителя на 16/15, входы которого соединены с выходами умножителя на 1,5, разрядные входы преобразователя, исключая младший, соединены с соответствующими входами умножителя на 1,5 первого блока преобразования весов разрядов, выходи четырехразрядного преобразователя двоичного кода в двоично-десятичный i-го (i = 1 †: n) блока преобразователя sects разрядов являются тремя старшими двоично-десятичными разрядами i-го десятичного разряда выхода преобразователя, выход пятого разряда умножителя на 16/15 i-го блока преобразования весов разрядов является выходом младшего двоично-десятичного разряда (i + 1) десятичного разряда преобразователя, выходи остальных старших разрядов умножителя на 16/15

j-го (j = 1 †. n — 1) блока преобразования весов разрядов соединены с входами умножителя на 1,5 () + 1)-го блока преобразования весов разрядов, выходы старших разрядов умножителя на 16/15 и-гО блока преобразования весов разрядов являются двоично-десятичными выходами (n + 1)-го десятич)ного разряда преобразователя.

2. Преобразователь по п. 1, о т л и ч а ю шийся тем, что в нем умножитель на 16/15 содержит K =l t

14 четырехразрядных сумматоров (где

P - число входов умножителя на 16/15) и (k — 1) элемент задержки, через котооые выход переноса g-ro (g = 1, — ;

1}четырехразрядного сумматора соединен с входом переноса (д +

+ 1)-го четырехразрядного сумматора, первая>группа информационных входов всех четырехразрядных сумматоров является входами умножителя на 16/15, вторая группа информационных входов

g-ro четырехразрядного сумматора

50 соединена с выходами соответствующих. разрядов (g + 1)-го четырехразрядного сумматбра, вход переноса первого четырехразрядного сумматора и вторая группа информационных входов k-ro

55 четырехразрядного сумматора соединеHH с входом логического нуля преобразователя, выход старшего разряда первого четырехраэрядного сумматора является .выходом младшего разряда умножителя на 16/15, выходы всех четырехразрядных сумматоров являются выходами соответствующих разрядов (начиная со второго) умножителя на

16/15.

3. Преобразователь по пп. 1 и 2, отличающийся тем, что

9б0794 д„— разряд

Дбоичио- десатйчнор чист с.оснобрнием ЮЯЬ, в нем четырехразрядный преобразователь двоичного кода в двоично-десятичный выполнен на четырехразрядном сумматоре, вход переноса которого является входом младшего разряда четырехраэрядного преобразователя двоичного кода в двоично десятичный, первые входы второго, третьего и четвертого разрядов четырехраэрядного сумматора являются входами соответствующих разрядов четырехразряд- 10 ного преобразователя двоичного кода и двоично-десятичный код, первый и вТорой входы первого разряда четырехрВзрядного сумматора. соединены соответственно с входами второго.и 15

;третьего разрядов четырехраэрядного преобразователя двоичного кода в двончно-десятичный, второй вход второго

:,разряда четырехрядного сумматора coe-динен с первым входом четвертого разряда, вторые входы третьего и четвертого разрядов четырехразрядного сумматора соединены с входом логического нуля преобразователя, выходы третьего и четвертого разрядов и выход переноса четырехразрядного суммато" ра являются выходами соответствующих разрядов четырехразрядного преобразователя двоичного кода в двоично-десятичный.

-Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 486314, кл. Я 06 F 5/02, 1972.

2. Хаим Битнер, Преобразователь двоичного кода в двоично-десятичный на к1МОП ИС. — "Электроника", (1979, Р 10, том. 52.

960794 оунбмб- af Ч иалкэуонэо г ююю авалову

Составитель М. Аршавский

Редактор А. Шишкина ТехредЕ.Харитончик Корректор Е,Рошко

° Ю

Закаэ 7282/58 Тираж 731 Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, Москва, Ж-35, Раушская наб.,д. 4/5: чм

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4