Оперативное запоминающее устройство

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советскик

Социалистических

Республик (>978192

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву— (22) Заявлено 24. 06 . 81 (21) 3305032/18-24 с присоединением заявки ¹вЂ” (23) Приоритет— (1 М g+ 3

G 11 С 11/00

Государственный комитет

СССР но делам изооретений и открытий (53) УДК б81.327 (088.8) Опубликовано 301 1.82 Бюллетень ¹ 44

Дата опубликования описания 30. 11. 82 (72) Автор изобретения

В.С. Голоборщенко

C

f (7i ) Заявитель (54) ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Недостатком этого устройства является то, что оно не обеспечивает одновременного обслуживания хотя бы двух устройств-потребителей.

Наиболее близким техническим решением к предлагаемому является оперативное запоминающее устройство, содержащее накопитель, формирователи адресных токов, усилители считывания, формирователи информационных сигналов, распределитель сигналов выходных каналов, группы элементов ИЛИ, два входных и два выходных канала, причем выходы элементов ИЛИ первой и второй

Изобретение относится к запоминающим устройствам и предназначено для использования в многопроцессорных и многомашинных вычислительных системах в качестве общей оперативной памяти.

Известно оперативное запоминающее устройство, содержащее накопитель, формирователи записи и считывания, адресные и управляющие элементы, в котором ресурсы общей памяти используются несколькими устройствами-потребителями (процессорами), функционирующими независимо друг от друга, генерируя обращение к памяти с целью записи и считывания информации l 1) . групп через соответствующие .формирователи адресных токов подключены к координатным шинам накопителя, выходы распределителя сигналов выходных ка5 налов через формирователи информационных сигналов подключены к информационным шинам накопителя, шины считывания которого связаны с входами усилителей воспроизведения, первый

10 входной канал содержит два регистра адреса, два дешифратора адреса и распределитель сигналов, причем выходы регистров адреса подключены соответственно к входам дешифраторов адреса и входам распределителя сигналов, выходы дешифраторов адреса подключены к входам соответствующих элементов

ИЛИ, второй входной канал включает в себя два регистра адреса, два де20 шифратора адреса, распределитель сигналов и три группы элементов И, причем выходы регистров адреса через элементы И первой и второй групп подключены к входам соответствующих дешифраторов адреса и непосредственно — к входам распределителя сигналов, соответствующие выходы дешифраторов адреса входных каналов подключены к входам элементов ИЛИ, каждый выход30 ной канал состоит из регистра слова, коммутатора и распределителя сигналов, 978192 причем выходы коммутатора через регистр слова связаны с выходными шинами устройства и первыми входами распределителя сигналов, в каждом выходном канале выход распределителя сигналов подключен к соответствующим входам распределителя сигналов выходных каналов, первые входы коммутатора каждого выходного канала подключены

К БЫХОДаМ У<- ИЛИ ??!j

pEIE входы коммута-.ора FI распределите$I5i сигналов первого Быходногo канала связаны с выходами распределителя сигналов ервого входного канала, вторые входы коммутатора и распредлите?? я OH??EI

?i

Недсстаток известного ус poHOTBB со<-.Toèò в том -:то Aijo не позволяет

- ройзво <ьнс:.<у чис? у, стройств-потреблтел< Ii Одновременно обрабатывать (считывать и записывать) произвольное число слов, что ограничивает область fjpi-IM<- .цени я устройства. 25

Ые

П О Л? < < < Е ij Ij 17;i ) Поставленная цель достигается тем, I «j B оперативное запоминающее устройство„ содержащее накопитель, формирователи адресных токов, усилители считывания, формирователи информационных сигналов, группы элементов ИЛИ, первый и второ= входные каналы,,первый и второй выходные каналы, распре-4Q делитель сигналов выхоцных каналов, причем выходы элементов ИЛИ групп подключены к входам соответствующих формирователей адресных токов, выходы которых подключены к адресным вхо- 4 дам накопителя, выходы расределителя сигналов выходных каналов соединены с входами формирователей информационных сигналов, выходы которых подключены к информационным входам накопителя, выходы которого соединены с входами усилителей считывания, первый входной канал содержит первый и второй регистры адреса, первый и второй дешифраторы адреса и первый распределитель, сигналов канала, причем выходы перво-, го и второго регистров адреса подключены соответственно к входам первого и второго дешифраторов адреса и к входам первого распределителя сигналов канала, второй входной канал со- 6Î держит третий и четвертый регистры адреса, третий и четвертый дешифраторы адреса, второй распределитель сигналов канала, и три группы элементов И, причем выходь? третьего и четвертого регистров адреса соединены с первыми входами элементов И первой и второй групп, выходы которых подключены к входам соответствующих дешифраторов адреса, и с входами второго распределителя сигналов канала, выход которого соединен с первыми входами элементов И третьей группы, выходы дешифраторов адреса первого и второго входных каналов подключены к одним из входов элементов ИЛИ группы, каждый из выходных каналов содержи.т регистр слова, коммутатор и третий распределитель сигналов канала, причем выходы коммутатора подключены к входам регистра слова, выходы которого соединены с одними из входов третьего распределителя сигналов канала, выход которого соединен с одними из входов распределителя сигналов выходных каналов„ одни из входов коммутаторов и другие Входы распределителей сигналов канала подключены к Выходам усилителей считывания, другие входы коммутаторов выходных каналов соединены с выходами первого распределителя сигналов канала и с выходами злементов И третьей группы второго входнОго канала соответственно, в него введены дополнительные выходные каналы, дополнительные входные каналы, аналогичные второму входному каналу, и логический блок, причем выход первого распределителя сигналов канала подключен к одним из входов логического блока, вторые входы элементов И групп и выходы распределителей сигналов дополнительных входных каналов подключены соответственно к одним из выходов и к другим входам логического блока, другой выход которого является одним из управляющих выходов устройства, выходы дополнительных входных каналов подключены к другим входам элементов ИЛИ групп и к одним из входов дополнительных выходных каналов, другие Входы которых соединены с выходами усилителей считывания, одни из выходов — с другими входами распределителя сигналов выходных каналов, а другие выходы являются одними из выходов устройства.

Кроме того, логический блок содержит элементы И, схемы сравнения и элемент ИЛИ, причем инверсные выходы схем сравнения подключены к входам элементов И и одному из выходов блока, прямые выходы одних из схем сравнения соединены с входами элемента

ИЛИ, входы схем сравнения являются. входами блока, другими выходами которого являются выходы элементов И и элемента ИЛИ.

На фиг. 1 изображена структурная схема оперативного запоминающего устройства; на фиг. 2 — функциональная схема логического блока, выполненного, например, для четырехканально978192 го оперативного запоминающего устройства.

Оперативное =-апоминающее устройство (фиг. 1) содержит накопитель 1, формирователи 2„ и 22 адресных токов, усилители 3 считывания, формирователи 4 информационных сигналов, групгы

5 и 5> элементов ИЛИ, первьй 61 и второй б входные каналы, (к-2) дополнительных входных каналов, где к число обслуживаемых каналсв, первый

71 и второй 7 выходные каналы, (к-2) дополнительных выходных каналов (на фиг. 1 показаны последние входной бк ( и выходной 7к дополнительные каналы), распределитель 8 сигналов выходных каналов и логический блок 9. Первый входной каннл 61 содержит первый 101 и второй 10 регистры адреса, первый

11 и второй 11 дешифраторы адреса и первый распределитель 12 сигналов канала. Второй входной канал 62 -одержит третий 10З и второй 104 регистры адреса, третий 113 и второй 114 дешифраторы адреса, второй распределитель 12 сигналов канала и три группы элементов И 131-13 3. Доголнительные входные каналы 63-6 к имеют структуру, аналогичную структуре второгс входного канала 62. Каждь1й выходной канал (например 7„) содержит коммутатор 14 регистр 15 слова и третий распределитель 161 сигналов канала. Каналы 7 -7к имеют выходы

17 -17к. Áëîê 9 èìååò âõîäû 18 -18к и 191 -19к „ и выход 20. Каналы 7 -7к имеют входы 214 -21g каналы 61-бк

221 22к и 23) 23к

Логический блок 9 содержит элементы И 24,схемы 25, 251, 2544, 25, 2524 и 25 34 сравнения. Индексы в обозначении схем сравнения указывают на сочетание номеров их входов.

Например, схема 25 3 сравнения имеет сочетание на входе из второго и третьего входов 18 и 18 . Поэтому схема

25 сравнения одним своим входом подключена к входу 18, а вторым — к входу 18з блока 9. .(В общем случае блок 9 содержит двухвходовые схемы сравнения, число которых определяется числом сочетаний из к по два) .

Блок 9 содержит также элемент ИЛИ 26.

Устройство работает следующим образом.

На входы 224-22к и 23 -23 каналов подаются адреса слов, подлежащих произвольной или одновременнсй обработке (считываник и/или записи), максимальное число которых при одновременной обработке равно к-числу входных или выходных каналов устройства. Будем условно считать, что входы 22 —

22к соответствуют координате Х, а вхо дь1 23 -23 — координате У устройства.

Кроме того, будем иметь в виду следующие три свойства распределителей

121-12к. во-первых, при совпадении кодов адресов, поступающих на входы

221 -22„ и 231-23„ каналов, совпадают коды на выходах соответствующих распределителей 121-12„, но-вторых, при кодах, не совпадающих на этих входах каналон, но характеризующихся перестановкой первой и второй полонин кодов (например, для кодов 0110 1110 и 1110

0110, где первые полонины кодов соответствуют координате Х, а вторые

1О координате у), совпадают коды на ныходах соответствующих распределителей

121-12к; н-третьих, в остальных случаях не сонпадают коды на выходах распределителей 12„ -12 . С учетом вы15 шеизложенного рассмотрим работу устройства при несовпадении кодов адресов каналов и несовпадении кодов на выходах распределителей 12„-12„; при совпадении кодов адресов всех ка7п налов или при несовпадении кодов адресов совпадение кодов на выходах распределителей 12„-12к. При этом совпадение кодов может быть полным (когда совпадают коды но всех каналах)

25 и частичным (когда совпадают коды в нескольких каналах) .

При несовпадении кодов на выходах распределителей 12„ -12„ и, следовательно, при несовпадении кодов адреЗО сов, поступающих на входные каналы

61-бк устройства (первый случай), входные 61-бк и выходные 71-7„ каналы устройотва полностью независимы и позноляют обеспечить одновременно считывание и/или запись до к слов.

Поскольку указанные коды не совпадают, то на инверсных выходах всех схем 25 сравнения (фиг. 2) будут ны"окне уровни, которые, пройдя элементы

И 24, поступят на вторые входы эле4О ментов И 13<-133 в качестве разреша.— ющих уровней.

Рассмотрим прохожденйе сигналов через первые входные и выходные каналы и вторые входные и выходные ка45 налы устройства, поскольку прохождение сигналов через нсе дополнительные входные и выходные каналы аналогично прохождению сигналов через вторые каналы.

При поступлении кода адреса на

50 входы 221 и 231 первого входного канала б„с выхода регистров 10„и 102 коды адреса поступают на входы дешифраторон 11„ и 11, а таже на входы распределителя 12 . С выходов дешифраторов 11 1 и 11 через элементы

ИЛИ 5 и 52 поступают сигналы на входы формйронателей 2„ и 2 . В результате на соответствующих входах

6О накопителя 1 выбраны запоминающие элементы, и на входы усилителей 3 поступает первое считанное слово.

Распределитель 12> в соответствии с содержимым регистров 10„ и 10 под65 ключает усилители 3 через коммутатор

978192

14 к регистру 15, Таким образом, счйтанное первое слово из накопителя

1 поступает на информационный выход устройства.

Во втором входном канале 61 адрес второго слова, поступающего на входы 22 2 и 23, через регистры 10З и

10 передается на входы элементов

И 13, и 13 z, а также на входы. распределителя 1? . Поскольку при несовпадении кодов адресов и кодов на вы- 10 ходах распределителей 12 1-12 и на вторых входах всех злемейтов И 13 присутствуют разрешающие уровни, то адрес второго слова с выходов регистРа 103 и 104 пройдет чеРез открытые элементы И 13 и 13 через дешифраторы 11з и 114 на входы элементов

ИЛИ 5 1 и 52. С выходов этих элементов сигналы подаются на входы формиРователей 2 и 2 . При возбуждении 2р этих формирователей из накопителя 1 считывается второе слово, которое через усилители 3 поступает на входы коммутаторов 14. Одновременно с этим выходные сигналы распределителя 122, пройдя элементы И 133, подключают усилители 3 через коммутатор 14 д к регистру 151(на фиг. 1 не показан) второго выходного канала 7.

Таким образом, второе слово, считанное из накопителя 1, поступает на вь|ход устройства. Аналогично работают и дополнительные каналы устройства, При полном совпадении кодов адреса, поступающего на входы 22 -22 и 231-23, и(или) при полном совпадении кодов на выходах распределителей 121-12к первый входной 6 и первый выходной 7(каналы работают, как и прежде. При этом все остальные ка- 40 налы устройства заблокированы.

При частичном совпадении кодов адреса и(или) кодов на выходах некоторых распределителей 12 -12, например, в,каналах б4, 61 и б к, все остальные 45 каналы устройства работают независимо друг от друга, а с выходов распределителей 12 каналов, в которых произошло совпадение кодов адреса, совпадающие коды поступают на соответствующие входы блока 9 (в данном примере на входы 18, 18 и 18@). Поэтому.на прямых выходах соответствующих схем 25 сравнения (на схемах 25qg

25 и 25 4 появляются высокие уровни, 55 которые, пройдя элемент ИЛИ 26, поступают на выход 20 блока 9, сигнализируя о произошедшем совпадении кодов.

Все каналы, за исключением заблокиРованных, будут работать независимо друг от друга.

Технико-экономическим преимуществом предлагаемого устройства является то, что оно позволяет обрабатывать информацию параллельно (одновременно) по к каналам, в то время как прототип способен обрабатывать информацию по к каналам только последовательно. Применение предлагаемого устройства в многопроцессорных вычислительных системах в качестве общей оперативной памяти позволяет на несколько порядков снизить вероятность возникновения конфликтных обращений к общей памяти, вести обработку информации параллельно по к каналам и за счет этого существенно повысить производительность многопроцессорных вычислительных систем.

Формула изобретения !

1. Оперативное запоминающее устройство, содержащее накопитель„ формирователи адресных токов, усилители считывания, формирователи информационных сигналов, группу элементов

ИЛИ, первый и второй входные каналы, первый и второй выходные каналы, распределитель сигналов выходных каналов, причем выходы элементов ИЛИ групп подключены к входам соответ— ствующих формирователей адресных токов,.- выходы которых подключены к адресным входам накопителя, выходы распределителя сигналов выходных каналов соединены с входами формирователей информационных сигналов, выходы которых подключены к информационным входам накопителя, выходы которого соединены с входами усилителей считывания, первый входной канал содержит первый и второй регистры адреса, первый и второй дешифраторы адреса и первый. распределитель сигналов канала, причем выходы первого и второго регистров адреса подключены соответственно к входам первого и второго дешифраторов адреса и к входам первого распределителя сигналов канала, второй входной канал содержит третий и четвертый регистры адреса, третий и четвертый дешифраторы адреса, второй распределитель сигналов канала, и три группы элементов И, причем выходы третьего и четвертого регистров адреса соединены с первыми входами элементов И первой и второй групп, выходы которых подключены к входам соответствующих дешифраторов адреса,и с входами второго распределителя сигналов канала, выход которого соединен с первыми входами элементов И третьей группы, выходы дешифраторов адреса первого и второго входных каналов подключены к одним из входов элементов ИЛИ групп, каждый из выходных каналов содержит регистр слова, коммутатор и третий распределитель сигналов канала, причем выходы коммутатора подключены к входам регистра слова, выхоцы которого соединены с одними из входов третье978192

10 го распределителя сигналов канала, выход которого соединен с одними из входов распределителя сигналов выходных каналов, одни из входов коммутаторов и другие входы распределителей сигналов канала подключены к выходам усилителей считывания, другие входы коммутаторов выходных каналов соединены с выходами первого распределителя сигналов канала и с выходами элементов И третьей группы второго входного канала, соответственно, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения устройства за счет обеспечения возможности использования его в качестве общей оперативной памятн в многопроцессорных вычислительных системах, в него введены дополнительные выходные каналы, дополнительные входные каналы, аналогичные второму входному каналу, и логический блок, причем выход первого распределителя сигналов канала подключен к одним из входов логического блока, вторые входы элементов И групп и выходы распределителей сигналов дополнительных входных каналов подключены соответственно к одним из выходов и к другим входам логического блока, другой выход которого является одним из управляющих выходов устройства, выходы дополнительных входных каналов подключены к другим входам элементов ИЛИ групп и к одним из входов дополнительных выходных каналов, другие входы которых соединены с выходами усилителей считывания, одни из выходов — с другими входами распределителя сигналов выходных каналов, а другие выходы являются одними из выходов устройства.

2. Устройство по п. 1, о т.л и ч а ерее с я тем, что логический блок содержит элементы И, схемы сравнения и элемент ИЛИ, причем инверсные выходы схем сравнения подключены к

15 входам элементов И и одному из выходов блока, прямые выходы одних из схем сравнения соединены с входами элемента ИЛИ, входы схем сравнения .являются входами блока, другими вы2п ходами которого являются выходы элементов И и элемента ИЛИ.

Источники информации, принятые во внимание при экспертизе

1. Майоров С.A. Новиков Г.И.

Структура электронных вычислительных машин. М., Машиностроение, 1979, с. 353.

2, Авторское свидетельство СССР по заявке М 2987190/18-24, кл, G ll С 11/00, 1980 (прототип) .

978192 I - f

Составитель В. Рудаков

Редактор И. Ковальчук Техред Ж.Кастелевич Корректор Г. P&tllBTHHK

Заказ 9227/67 Тираж 622 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4