Матричный накопитель

 

В. Голтвянскнй, Н. М. Ерин, В. Д Костюк и Ю. А. Юхименко, " "-. :«(р,- ;, :-„ ;., л

1,»

/ (72) Авторы изобретения

Ю. (71) Заявитель (54) МАТРИЧНЫЙ НАКОПИТЕЛЬ

Изобретение относится к вычислительной технике и может быть использовано при создании полупроводниковых электрически перепрограммируемых запоминающих устройств (ЭППЗУ), способных сохранять информацию после отключения питающего напряжения.

Известны конструкции и способы органиэации работы матричных накопителей

ЭППЗУ с ячейками памяти на основе бистабильного запоминающего МДП-элемента, например, МНОП-транзистора и одного нли двух вспомогательных ста-. бильных МДП-транзисторов (1 ).

Недостаток, существенно ограничивающий плотность компоновки матрицы накопителя, состоит в том, что на каждую строку яяеек памяти приходится по две разрядные шины.

Наиболее близким к предлагаемому изобретению является накопитель ПЗУ, содержащий столбцы последовательно соединенных МЛП-транзисторов, затворы которых объединены в каждой строке матрицы Г2 ), Однако известный накопитель не может быть электрически перепрограммирован, так как в него закладывается постоянная информация в процессе изготовления.

Цель изобретения - получение электрически перепрограммируемого накопителя.

Указанная цель достигается тем, что

t0 в матричный накопитель, содержащий столбцы МДП-транзисторов, между МДПтранзисторами включены бистабильные

МДП-элементы, причем затворы NlUIтранзисторов каждого столбца матрицы

IS объединены и являются одними адресными . шннамн, а затворы бистабильных МДПэлементов каждой строки матрицы также объединены и являются другимн адресны-,о мн шинамн.

При использовании накопителя можно создать быстродействующие запоминаю; щие устройства, если столбцы матрицы состоят нз групп чередующихся МДП3 974 транзисторов и бистабильных МДП-элементов, например, по 2, 4 или 8 бистабильных МДП-элементов в каждой группе с введением разрядных шин на группу. В интегральном исполнении затворы бистабильных МДП-элементов и строчные адресные шины выполнены из поликристаллического кремния, покрытого изолирующей окисной : пленкой а затворы МДПтранзисторов расположены в зазоре между поликремниевыми шинами и вместе со столбцовыми адресными шинами выполнены из алюминия.

На чертеже представлена принципиальная электрическая схема фрагмента предлагаемого накопителя.

Накопитель содержит столбцевые цепочки последовательно соединенных чередующихся бистабильного МДП-элемента, например МНОП-транзистора 3 и стабильного МДП- транзистора 2. Затворы бистабильных заполняющих элементов объединены между собой по строкам матрицы. Объединены междусобой и затворы стабильных МДП-транзисторов каждого столбца. Исходное пороговое напряжение стабильных и бистабильных транзисторов выбирают в интервале + (0,5-1,5) В.

Рассмотрим пример организации работы накопителя, основанной на хранении в МНОП-транзисторе положительного заряда.

Вначале при подаче положительного напряжения записи порядка +25 В на изолированную подложку накопителя относительно затворных шин МНОП-транзисторов переводят все МНОП-элементы матрицы из первого логического состояния, характеризующегося индуцированным каналом бистабильного элемента с пороговым напряжением в интервале +(0,51,5) В, во второе состояние, характеризующееся встроенным каналом элеменга с напряжением отсечки около - 6В.

Затем производят избирательное программирование элементов путем возврата строго определенных из них в первое (исходное) состояние, Для этого на конкретную затворную шину выбранного запоминающего МНОП-элемента подают положительное напряжение стирания (1525 Б) относительно стока или истока столбцовой цепочки транзисторов, в которой находится данный элемент. Одновременно подают напряжение порядка +5 B на все остальные строчные шины, а так"е выбранную столбцовую затворную шину. В результате такой системы подачи напряжений в исходное (первое)состояние переходит только выбранный запоминающий элемент, на подзатворном диэлектрике которого падает все напряжение стирания, в отличие от остальных элементов той же строки, у которых это напряже ние делится между подзатворным диэлек,триком и областью пространственного заряда под ним.

При считывании информации то состо30. яние, которое записано в запоминающем

МНОП-элементе конкретных строки и столбца, определяют по критерию различ1ной проводимости в столбцовой цепочке структур при заряженных, например до

+ 5В, затворной шине, на которой находится затвор запоминающего элемента.

В частности, если выбранный элемент находится в первом логическом состоянии, то цепь считывания разомкнута, или щ обладает низкой проводимостью, если во втором — цепь обладает повышенной проводимостью.

Описанная конструкция накопителя

ЭППЗУ с произвольной выборкой ячеек памяти обладает очень высокой плотностью компоновки на кристалле. При существующих конструкторско-технологических ограничениях возможна реализация

ЗУ с информационной емкостью до 256 К бит на площади кристалла порядка 25 мм..

Кроме того, поскольку работа данного накопителя в отличие от известных и-канальных вариантов может быть организована на принципе захвата и хранения в МНОП-элементе положительного

3S заряда, который хранится существенно дольше, чем отрицательный, предлагаемый накопитель обладает повышенным временем хранения. В качестве биста40 бильного МДП-элемента в данном накопителе могут быть использованы и другие МДП-приборы долговременного хранения информации, например, электрически репрограммнруемые элементы с "плавающим" затвором, сегнетоэлектри45 ческий полевой транзистор и др. Конструкция накопителя характеризуется также относительной простотой технологии ее изготовления. Для повышения быстродействия при считывании целесообразно последовательные столбцевые цепочки транзисторов матрицы разбить на группы, например по 2,4,8 или 16 запоминающих элементов в каждой группе, и ввести строчные разрядные шины на каждую группу. При этом размер матрицы возрастает незначительно, но становится достижимым быстродействие при считывании порядка 5-10 МГц.

5 9744

Формула изобретения

Матричный накопитель, содержащий столбцы МДП-транзисторов, о т л ич а ю ш и и с я тем, что, с целью получения электрически перепрограммируемого накопителя, между МДП-транзисторами включены бистабильные МДПэлементы, причем затворы МДП-транзисторов каждого столбца матрицы объе-

12 d объединены и являются другими адресными шинами.

Источники информации, принятые во внимание при экспертизе

4. T.Насржага е1 at. 0- channet. MNOS device for bimah peed tAROs . — Jap. J. of ярри. рру

vo0 1S, 19 79, Supp .

2. Н. Kaxaqoe and N. Tsuji Hinimuin

5 ге кОМ Вйгue tur e Compa till?e Witt

9 0 соп - gate 3/D Но> 53. — JEEE

J. of s о Р d - Sta te circui ts, 1976, vot.

5С-11, № Э, рр ЗЬО-ЗЬ4 (nPoroviin).

Составитель Г. Бородин

Редактор К. Волошук ТехредЕ.Харитончик Корректор В. БутягаЗаказ 8712/69 Тираж 622 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, -35, Раушская наб., д. 4/5

Филиал ППП Патент, r. Ужгород, ул. Проектная, 4