Устройство для приема избыточной информации
Союз Советских
Социалистических
Республик
ОП ИСАНИЕ
ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
< 1978373 (22) Заявлено 21. 05. 81 (21) 3294824/18-09 (6l) Дополнительное к авт.свид-ву (51)М. Кл.
Н 04 L 1/10 с присоединением заявки №
Гааударстынный комитет
СССР (23) Приоритет до долам изобретений и открытий (53) УДК 621.394,,14 (088. 8) Опубликовано 30.11,82. Бюллетень №44
Дата опубликования описания 30,11.82 (72) Авторы изобретения
Ю.П.Зубков и А,В,Михайлов (7l ) Заявитель (54) УСТРОЙСТВО ДЛЯ ПРИЕМА ИЗБЫТОЧНОЙ
ИНФОРМАЦИИ ра 1,1 l
Изобретение относится к электро связи, а именно к приемным устройствам систем передачи дискретной информации, в которых для передачи сообщений используются избыточные коды.
Известно устройство для приема из» быточной информации, содержащее приемник, выход которого подключен через блок буферной памяти и через последовательно соединенные первый пороговый селектор, декодер и блок регистров памяти к первому и второму входам блока управления выдачей информации, выход которого подклю" чен к второму входу блока регистров .памяти, а также блок вычитания, усилитель, второй пороговый селектор и последовательно соединенные двоичный регистр сдвига, сумматор и третий пороговый селектор, выход которого подключен к второму входу декодеОднако известное устройство обладает низкой точностью приема и збы "1 точной информации.
Цель изобретения - повышение точ" ности приема избыточной информации.
Для достижения указанной цели в устройство для приема избыточной информации, содержащее приемник, выход которого подключен через блок буфер10 .ной памяти и через последовательно соединенные первый пороговый селек тор, декодер и блок регистров памяти к первому и второму входам блока управления выдачей информации, выход которого подключен к второму входу блока регистров памяти, а также блок вычитания, усилитель, второй порого вый селектор и последовательно сое1иненные двоичный регистр сдвига, сумматор и третий пороговый селектор, выход которого подключен к второму входу декодера, введены логический блок, два двоичных счетчика, анализа8373
3 97 тор, два ключа и элемент ИЛИ, к первому входу которого подключен выход приемника, к второму входу элемента . ИЛИ и входу второго порогового селектора подключен выход блока буферной памяти, а выход элемента ИЛИ подключен к первому входу блока вычитания, к второму входу которого, объединенному с информационным входом первого ключа и первым входом декодера, под- 10 ключен выход второго порогового селектора, при этом выход блока вычитания подю учен к первому входу усилителя, к второму входу которого через последовательно соединенные логи- 15 ческий блок и первый двоичный счетчик подключен первый выход анализатора, к первому входу которого, а также к информационному входу второго ключа и входу второго двоичного счетчика подключен выход усилителя, а выход второго двоичного счетчика подключен к вторым входам логического блока и анализатора, второй выход которого подключен к управляющим входам первого и второго ключей, выходы которых подключены соответственно к входу двоичного регистра сдвига и вто" рому входу сумматора.
На чертеже представлена структурная электрическая схема устройства для приема избыточной информации„
Устройство содержит приемник 1, первый пороговый селектор 2, декодер 3, блок 4 регистров памяти, блок управления выдачей информации, блок
6 буферной памяти, блок 7 вычитания, усилитель 8, второй пороговый селектор 9, двоичный регистр 10 сдвига, сумматор 11, третий пороговый селектор 12, логический блок 13, первый и второй двоичные счетчики 14 и 1, анализатор 16, первый и второй ключи
17 и 18, элемент ИЛИ 19.
Устройство для приема избыточной информации работает следующим образом.
На вход приемника 1 из канала связи поступает составной сигнал с избыточностью, например последовательный сигнал S(t)=S„(t), S (t), S>(t),,, S>(t) . Его длительность равна T=n <, где n - количество элементарных сигналов в составном сигнале с избыточностью или значностькода, - длительность одного weментарного сигнала, В приемнике 1 осуществляется, например, корреля" ционная обработка элементарных сиг4 налов, в результате которои на выхо- t де приемника 1 в моменты времени
t. j (j=1 > n) появляются аналоговые
3 величины, В момент времени t =п. в и блоке 6 буферной памяти записывается для хранения аналоговая оценка (точная оценка) составного сигнала с избыточностью
X= (x х ).
По мере поступления элементарных сигналов на вход устройства на выходе приемника 1 в соответствующие моменты времени им ставятся в соответствие аналоговые сигналы, которые одновременно подаются на первый вход элемента ИЛИ 19, с выхода которого поступают на первый вход блока 7 вычитания; на вход блока 6 буферной памяти, где запоминаются, на вход первого порогового селектора 2, в котором входные аналоговые сигналы преобразуют в выходные двоичные сигналы, причем, величина последних определяется по отношению сигнал-шум, параметрам кода и виду модуляции. С выхода первого порогового селектора выходные двоичные сигналы одновременно подаются на второй вход блока вычитания и информационный вход первого ключа 17, на.первый вход декодера 3, в котором входные двоичные сигналы запоминаются, накапливаются и после того, как их количество будет составлять величину, равную и входная двоичная кодовая комбинация У;-(у„, у, у,...,уИ) отождествляется с ближайшей (по Хэммингу) выходной разрешенной кодовой комбинацией У„Р. Довичная кодовая комбинация У является первой грубой оценкой составного сигнала с избыточностью S(t), Разрешенная двоичная кодовая комбинация УР подается на второй
1 вход блока 4 регистров памяти, в котором запоминается, Таким образом, по мере поступления на вход приемника 1 сигналов
S (t) в соответствующие моменты вред мени на второй вход блока 7 вычитания поступает его грубая двоичная оценка, а на первый вход - точная аналоговая оценка х, В блоке 7 вычита" ния из величины сигнала х вычитают ) величину сигнала у . В ре ультате б этой операции на выходе блока 7 вычитания получают разностный сигнал г =x -у, который поступает на перIJ. 1 УФ вый вход усилителя 8, Коэффициент
73 б
При j=n, r> 7< 0> (неравенство справедливо для любого из предыдущих символов с j=1-:(n-1) и дпя самого символа r ) появляется импульс nepef полнения на выходе второго. двоичного счетчика t5 который коммутирует сигнал постоянного напряжения с первого выхода анализатора 16 на второй. Данная ситуация следует из второй описанной ситуации, Если после обработки всех элементарных сигналов оказалось что сиг1
У нал r 7< 01, на втором выходе анализатора 16 не появился, то осуществляется считывание (с регенерацией) сигналов из блока 6 буферной памяти аналоговых сигналов, которые в виде двоичных сигналов (после преобразования во втором пороговом селекторе 9) поступают на второй вход блока 7 вычитания и информационный вход первого ключа 17 и непосред- ственно в аналоговом виде через элемент ИЛИ 19 на первый вход блока
7 вычитания. В это время первый вход блока 5 управления выдачей информации закрыт. Далее все ранее описанные операции JIQBTopRIOTGR, Аналогичные циклы считывания информации (в дальнейшем просто циклы) из блока 6 буферной памяти продолжают до тех пор, пока не поступит последний и-й двоичный сигнал на второй вход декодера 3. формирование этих двоичных сигналов осуществляют следующим образом.
Окончание одного из циклов соответствует четвертой ситуации, после которой на управляющем входе первого ключа 17, и на управляющем входе второго ключа .18 появляется управляющий сигнал, открывающий ключи.
После этого начинается очередной цикл считывания, в ходе которого в сумматоре 11 реализуют операцию суммирования, приводящую к появлению ,на его выходе аналогового сигнала x -=.rI +ó., который в третьем,порого,вом селекторе 12 преобразуется в двоичнйй сигнал у, Эти двоичные сигналы с выхода третьего порогового селекгора 12 последовательно поступают в декодер 3. После того как входной регистр декодера 3 заполнит-, ся двоичными сигналами, комбинация которых соответствует второй грубой оценке составного сигнала с избыточ ностью, второй вход декодера 3 отключается от выхода третьего порого5 9783 усиления усилителя изменяется дискретно в зависимости от величины управляющего сигнала на втором его входе, Этот управляющий сигнал снимается с первого двоичного счетчика
14 (кодограмм), исходное состояние которого.- единичное. Если в процессе работы в нем будет записано число
2,3,... или р (р=1,2,3...,), то соответственно будет изменяться и коэф- IO фициент усиления усилителя 8 k--1+!А (где Ak - некоторое единичное усиление, определяемое соотношением сиг" нал-шум на выходе приемника 1 и па« раметрами усилителя 8, максимальное 15 значение коэффициента усиления зависит от статистических характеристик канала связи).
Усиленный таким образом разностный сигнал r =kr одновременно посту- 20
1 1 пает на информационный вход второго ключа 18, на вход второго двоичного счетчика 15 (импульсов), в котором в двоичном коде отображается порядковый номер усиленного разност- 25 ного сигнала (j}. При j=n на выходе второго счетчика 15 появляется импульс переполнения, который подается на второй вход логического блока 13 и на второй вход анализатора 16. В ана-30 лизаторе 16 осуществляют оценку величины сигнала r путем сравнения с величиной некоторого порогового напряжения U (эта величина определяется отношением сигнал-шум на входе 35 приемника 1).
Рассмотрим ситуации, характеризующие различные режимы работы анализа" тора
При jI
При j=n, r < 01„ (последнее нера-! венство справедливо для всех сигна" лов с J=1-:n, т,е, и для символов, предшествующих символу r ) на выхо3 дах анализатора 16 сигналов нет, Им" пульс переполнения с выхода второго двоичного счетчика 15 (импульсов) через логический блок 13 записывается в первый двоичный счетчик 14 (кодограмм}, увеличивая его состояние на единицу. Эта ситуация следу- ет из первой описанной ситуации.
97 ваго селектора 12. После этого декодер 3 отождествляет вторую двоичную кодовую комбинацию с выходной двоичной разрешенной кодовой комбинаци" .ей У Р, которая поступает в двоичный блок 4 регистров памяти. На очередном цикле из блока 6 буферной памяти в блок 5 управления выдачей информации считываются элементарные сигналы точной аналоговой оценки составного сигнала с избыточностью
Х, а из блока 4 регистров памятиразрешенные комбинации У„ и У, P
В блоке 5 управления выдачей информации вычисляют коэффициенты кор. реляции между. X и У„Р, а также меж" ду X и У Р. которые затем сравнивают, По результату .сравнения с помощью управляющего сигнала, подаваемого из блока 5 управления выдачей инфор" мации в блок 4 регистров памяти, из блока 4 регистров памяти на выход устройства считывают ту из разрешенных кодовых комбинаций (или ее информационную часть), для которой ко" эффициент корреляции больше.
Предлагаемое устройство для приема избыточной информации в целом обладает более высокими технико-экономическими показателями по сравнению с известным. Положительный эф" фект заключается в повышении .Фочно" сти приема избыточной информации и надежности устройства на основе перехода от параллельного способа формирования сигнала градиента к по" следовательному благодаря исключению аналоговых элементов, уменьшению количества каналов обработки в некоторых блоках до одного. При этом кон« струкция устройства упрощается, появляется возможность путем перехода к дискретной обработке в большей степени использовать микропроцессоры, Вследствие увеличения точности формирования. сигнала градиента повышается реальная помехоустойчивость приема ориентировочно на порядок (по вероятности ошибки), Формула изобретения
Устройство для приема избыточной информации, содержащее приемник, вы8373 ход которого подключен через блок буферной памяти и через последователь5 о
25 зо ао ф5 но соединенные первый пороговый селектор, декодер и блок регистров памяти к первому и второму входам блока управления выдачей информации, выход которого подключен к второму выходу блока регистров памяти, а также блок вычитания, усилитель, второй пороговый селектор и последовательно соединенные двоичный регистр сдвига, сумматор и третий пороговый селектор, выход которого подключен к второму. входу декодера, о т л ич а ю щ е е с я тем, что, с целью повышения точности приема избыточной информации, в него введены логический блок> два двоичных счетчика, анализатор, два ключа и элемент ИЛИ, к первому входу которого подключен выход приемника, к второму входу элемента ИЛИ и входу второго порогового селектора подключен выход блока буферной памяти, а выход элемента
ИЛИ подключен к первому входу блока вычитания, к второму входу которого объединенному с информационным входом первого ключа и первым входом декодера, подключен выход второго порогового селектора, при этом выход блока вычитания подключен к первому входу усилителя, к второму входу которого через последовательно соединенные логический блок и первый двоичный счетчик подключен первый выход анализатора, к первому входу которого а также к информационному входу второго ключа и входу второго двоичного счетчика подключен выход усилителя, а выход второго двоичного счетчика подключен к вторым входам логического блока и анализатора, второй выход которого подключен к управляющим входам первого и второго ключей, выходы которых подключены соответственно к входу двоичного регистра сдвига и второму входу сумматора.
Источники информации, принятые во внимание при экспертизе
1, Авторское свидетельство СССР
У 824263, кл. G 08 С 19/28, 1979 (прототип) .
