Устройство для сдвига информации

 

Союз Советских

Социалистических республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

g >1005034 (61) Дополнительное к авт. свид-ву— (22) Заявлено 11. 12. 79 (21) 2850794/18-24 (1) hA. Кд.з с присоединением заявки Нов (23) Прио итетG 06 F 7/38

G 11 С 19/00

Государственный комнтет

СССР но делам изобретений н открытнй

Опубликовано 15.03.83. Бюллетень Йо 10 (531УДК 681.3 (088.&) Дата опубликования описания 1ЫЗ&3

s (72) Авторы изобретения

3 „ у., 3.С.Кузин, A.È.Äþêoâ, Л.П.Дюк а и Л.Л;ЬЙ ЙК

Ц а р,,, f,>

Г;; ; „=„, (71) Заявитель (54) устрОЙСТВО для СДВИГЛ Ин@ОрищИИ

Изобретение относится к цифровой вычислительной технике и может быть использовано как составная часть арифметико-логического устройства или как регистр сдвига в дискретных устройствах автоматики. .Известно устройство последова-, тельного сдвига информации, выполненное на потенциальных логических

Элементах и содержащее по три тригге:ра в каждом разряде 11 .

Недостаток устройства — Неэконо,мичное использование оборудования.

Известно устройство для сдвига, содержащее основной и вспомогательный и-разрядные регистры памяти, триггер управления, шины синхронизации управления записьюви сдвигом, причем выходи разрядов вспомогатель ного регистра подключены к информационным входам одноименных разрядов. основного регистра памяти, выход

j-ro (j l, ° .,n-2) разряда основного регистра памяти подключен к информационному входу () +2)-го разряда вспомогательного регистра памяти, синхронизируищие входы всех разрядов основного регистра памяти и счетный вход триггера управления подключены к шине управления записью в основном регистре памяти (2 j.

Наиболее близким к предлагаемому является устройство для сдвига, содержащее основной и вспомогательный. п-разрядные регистры памяти, триггер управления, шины синхронизации и управления записью и сдвигом, причем выходы разрядов вспомогательного .регистра памяти подключены к информационным входам одноименных разрядов основного регистра памяти, синхронизирующие входы всех разрядов основного регистра памяти и счетный вход триггера управления подключены к шине управления записью .в основной регистр памяти, при этом устройство содержит блок последовательной:записи числа, состоящий из двух элементов И, логический блок последовательной выдачи числа, состоящий из двух элементов И, выходы которых подключены к входам элемента ИЛИ,н коммутатор сигналов записи и сдвига, сос2о тоящий иэ трех элементов И и двух элементов ИЛИ, причем первые входы элементов ИЛИ в коммутаторе сигналОв записи и сдвига подключены к выходам соответственно первого и второго

ЗО элементов И, а вторые входы .- к вы1005034 ходу третьего элемента И, шина синхронизации сигналов записи и сдвига подключена к первым входам элементов. И коммутатора сигналов записи и сдвига, шина управления сдвигом на один разряд — к вторым входам первого и второго элементов И коммутатора сигналов записи и сдвига и к первым входам элементов И в логическом блоке последовательной записи числа, шина управления сдвигом на два раз- !0 ряда подключена к второму входу третьего элемента И в коммутаторе сигналов записи и сдвига, нулевой выход триггера управления подключен к третьему входу второго элемента И 35 в коммутаторе сигналов записи и сдвига, к второму входу первого элемента И в логическом блоке последовательной записи числа и к первому входу первого элемента И в логичес- gg ком блоке последовательной выдачи числа,.единичный выход триггера управления подключен к третьему входу первого элемента И в коммутаторе сигналов записи и сдвига, второму 25 входу второго элемента И в логическом блоке последовательной записи числа и к первому входу второго элемента И в логическом блоке последовательной выдачи числа, третьи входы элементов И в логическом блоке последовательной записи числа подключены к информационному входу устройства, выход первого элемента И вЂ” к информа.ционному входу второго, а выход второго элемента И - к информационному входу первого разряда вспомогательного регистра паМяти, выходы первого и второго элементов ИЛИ в коммутаторе сигналов записи и сдвига подключены к синхронизируюШим входам соответствен- но нечетных и четных разрядов вспомогательного регистра памяти, выходы четного и нечетного разрядов с наибольшими номерами в основном регистре памяти подключены к вторым входам со-45 ответственно первого и второго элементов И в логическом блоке последовательной выдачи числа, выход элемента ИЛИ в блоке последовательной выдачи числа подключен к информацион- 5О ному выходу устройства (3 1.

Недостатком этих устройств являют ся их ограниченные функциональные возможности, связанные с невозможностью выполнения операций логического сложения и логического умножения и параллельной записи информации.

Цель изобретения - расширение функциональных возможностей устройства путем параллельной записи информации 60 и реализаЦии логического сложения и умножения.

Поставленная цель достигается тем, что устройство для сдвига информации, содержашев регистр, узел управления, 65

1 входные элементы И и выходные элементы И, ИЛИ, причем каждый разряд регистра содержит два триггера, элементы И и НЕ, причем вход и выход элемента НЕ каждого разряда регистра соединены с первыми входами соответственно первого и второго элементов И этого же разряда регистра, выходы которых соединены с входами первого триггера этого же разряда регистра, выходы которого соединены с первыми входами соответственно третьего и четвертого элементов И этого же разряда регистра, выходы которых соединены соответственно с входами второго триггера этого же разряда регистра, прямые выходы вторых триггеров предпоследнего и последнего разрядов регистра соединены с первыми входами соответственно первого и второго выходных элементов И, выходы которых подключены к входам выходного элемента

ИЛИ, выход которого соединен с информационным выходом устройства, первые входы первого и второго входных элементов И соединены с последовательным информационным входом устройства, узел управления содержит триггер, три элемента И и два элемента ИЛИ, причем нулевой вход триггера узла управления соединен с первым входом установки в "0" устройства, а счетный вход — c входом синхронизации устройства, прямой и инверсный выходы триггера узла управления соединены с вторыми входами соответственно первого и второго выходных элементов И, прямой и инверсный выходы триггера узла управления соединены с вторыми входами соответственно первого и второго входных элементов И, третьи входы которых соединены с первыми входами первого и второго элементов И узла управления и входом управления сдвигом на один разряд устройства, вторые входы первого и второго элементов И узла управления соединены соответственно с прямым и ин версным выходами триггера узла управления, третьи входы первого и второго элементов И узла управления соединены с тактовым входом устройства и первым входом третьего элемента И узла управления, выход которого соединен с первыми входами первого и второго элементов ИЛИ узла управления, вторые входы которых соединены с выходами соответственно первого и второго элементов И узла управления, выходы первого и второго элементов ИЛИ узла управления соединены с вторыми входами вторых элементов И соответственно нечетных и четных разрядов регистра, вторые входы третьих и четвертых элементов И разрядов регистра соединены со счетным входом триггера узла управления, дополнительно содержит р элементов ?f первой группы, 1005034 (n-2) элементов il второй группы, и элементов ИЛИ группы, а также в узел управления дополнительно введены два элемента И и пять элементов ИЛИ, при- чем первый вход i-го элемента И первой группы (i 1, °... n, где п — разрядность| регистра) соединен .с входом соответствующего разряда параллельного ин-. формационного ввода, первый вход j-го элемента И второй группы (j 1,..., n2) соединен с прямым выходом второго !О триггера j-ro разряда регистра, выход каждого элемента И первой группы соединен с первым входом соответствующего элемента ИЛИ группы, вторые входы первого и второго элементов ИЛИ 5 группы соединены с выходами первого и второго входных элемейтов И, второй вход К-го элемента ИЛИ группы (К =3, ...,в) соединен с виходом (К-2)-го элемента И второй группы, выходи 2р элементов ИЛИ группы соединены с входами элементов HE соответствующих разрядов регистра, первые входы чет-вертого и пятого элементов И узла управления соединены с первым входом 25 третьего элемента И узла управления, второй вход которого соединен со входом команды логического умножения

l устройства и первым входом третьего элемента ИЛИ узла управления второй вход пятого элемента И узла управления соединен с входом команды логического сложения и вторым входом четвертого элемента И узла управления, выход которого соединен с первыми входами четвертого и пятого элементов ИЛИ узла управления, вторые входы которых соединены с выходами соответственно первого и второго элементов И узла управления, третьи входы первого, второго, четвертого 40 и пятого элементов ИЛИ узла управления соединены с выходом третьего .элемента И узла управления, второй вход которого соединен с выходом шестого элемента ИЛИ узла управления, первый 4$ вход которого соединен с вторым входом установки в "0" устройства, второй вход шестого элемента ИЛИ узла управления соединен с входом управления сдвигом на два разряда и 5О первым входом седьмого элемента ИЛИ узла управления, выход которого сое.динен с вторыми входами элементов И .;второй группы, третий вход шестого элемента ИЛИ Узла управления соединен с входом команды параллельной записи устройства и третьим входом третьего элемента ИЛИ узла управления, выход которого соединен с вторыми входами элементов И первой группы, выходы четвертого и пятого элементов ИЛИ узла управления соединены с вторыми входами первых элементов И соответ-ственно нечетных и четных разрядов регистра второй вход седьмого элемента. ИЛИ узла управления соединен i 45 с входом управления сдвигом на один разряд устройства.

На чертеже представлена схема устройства.

Устройство содержит регистр 1, узел 2 управления, входные элементы И 3 и 4,:выходные элементы И 5 и 6, ИЛП 7, элементы И 8 первой группы, элементы И 9 второй группы,элементы ИЛИ 10 группы.

Каждый разряд регистра 1 содержит триггеры 11 и 12, элементы И 1316, элемент НЕ 17.

Узел 2 управления содержит триггер 18, элементы И 19-23, ИЛИ 24-30 °

Выход элемента 7 соединен с информационным выходом 31 устройства. Последовательный информационный вход

32 устройства соединен с входами элементов И 3 и 4. Первый вход 33 установки в "0" устройства соединен с нулевым входом триггера 18, счетный вход которого соединен с входом 34

-синхронизации устройства. Параллельный информационный вход 35 соединен поразрядно с входами элементов И 9.

Вход 36 команды логического умноже ния соединен с входами элементов И 23 и HJIH 30. Вход 37 командЫ логического сложения соединен с входами элементов И 22 и ИЛИ 30. Второй вход 38 установки в "0" устройства соединен с. входом элемента ИЛИ 28. Вход 39 управления сдвигом на два разряда соединен с входом элемента ИЛИ 28 и входом элемента ИЛИ 29. Вход 40 команды параллельной записи соединен

4: входом элемента ИЛИ 28 и входом элемента ИЛИ 30. Вход 41 управления сдвигом на один разряд устройства соединен с входами элементов И 19 и 20, входом элемента ИЛИ 29 и входами элементов И 3 и 4. Тактовый вход

42 соединен с входами элементов И 1923. Выходы элементов ИЛИ 25, 27, 26 и 24 соединены с шинами 43, 44, 45 и

46 записи и сдвига информации для нечетних и четных разрядов регистра

1 соответственно.

Устройство при выполнении различных операций работает следующим образом.

При выполнении операции сдвига на два разряда на вход 39 подается . сигнал разрешения сдвига на два разряда. Командный импульс подается на тактовый вход 42 и проходит через элементы И 21, ИЛИ 24-27, осуществляя сдвиг на два разряда одновременно четных и нечетных разрядов, поскольку элементы И 8 получают потенциальное разрешение от входа 39 через элемент ИЛИ 29. В младшие разряды регистра 1 при этом записываются нули. Вторым тактовым импульсом, поданным на вход 34, сдвинутая информация перепи1005034 сывается из триггеров 11 в триггеры 12.

При выполнении сдвига на один разряд для последовательной записи в регистр 1 подается разрешающий сигнал сдвига на один разряд на вход 41. 5

Триггер 18 устанавливается в исходное нулевое состояние подачей сигнала на вход 33. Операнд подается на информационный вход 32.

Учитывая исходное состояние триг- 10 гера 18, первоначально вырабатывается сигнал записи и сдвига для нечетных (четных) разрядов, т.е. в третий разряд записывается старший разряд операнда, при этом тактовый им- 15 пульс с входа 42 проходит через элементы И 20, ИЛИ 25 и 27. По второму временному такту, поступающему на вход 34, происходит перепись информации из триггеров И в триггеры 12, а триггер 18 переключается по счетному входу в единичное состояние. В следующий цикл обработки информации вы-, рабатываются сигналы записи и сдвига для четных разрядов, т.е. второй старший разряд операнда записывается в четвертый разряд устройства,. при этом тактовый импульс с входа 42 проходит через элементы И 19 и ИЛИ 24 и 26.

В третьем цикле происходит сдвиг нечетных разрядов влево на два разряда (в нашем примере третий разряд переписывается в первый) и одновременно записывается очередной разряд операнда в третий разряд регистра 1.

В четвертом цикле происходит этом шины 43, 44 и 45, 46 меняют свое название на противоположное.

Для параллельной записи информации в регистр 1 подается разрешающий сигнал на вход 40, который через элементы ИЛИ 28 и 30 поступает соответственно на элементы И 21 и 9. Записываемое число через вход 35 .поразрядно поступает на вторые входы элементов

И 9. Командный импульс, поданный на вход 42, проходит через элементы И 21, ИЛИ 24-27 и поступает на один из входов соответствующего элемента И 13 и 14, осуцествляя парафазную запись информации.

Для выполнения операции логического сложения подается разрешающий сигнал на вход 37. Тактовый импульс, поданный на .вход 42, проходит через элементы И 22, ИЛИ 26 и 27 и поступает по шинам 43 и 45 только на единичный вход триггеров 11, т.е. на элементы И 13, осуществляя запись только единиц в соответствующие разряды. Разрешение для параллельного поступления входной информации через элементы И 9 формируется сигналом с входа 37 через элемент ИЛИ 30.

Предположим, что в регистре 1 находится число Х1-1101, а по информационному входу 35 поступает число

Х2=0110.

От тактового импульса срабатывают элементы И 13 во втором и третьем разрядах, а в первом и четвертом разрядах разрешение имеют элементы И 14, однако импульс записи на эти элементы не поступает и эти разряды регистра 1 не переключаются, т.е. сохраняют свое исходное состояние. Таким образом, выполняется операция ХЗ=Х1чХ2=110/90110=1111.

При выполнении операции логического умножения необходимо обеспечить запись только нулей в соответствующие разряды регистра 1. Например, если

Х1=1101, а Х2=0110, ХЗ=Х1ЛХ2=1101 h

50110=0100.

Следовательно, в первый и четвертый разряды необходимо записать ноль, а второй и четвертый разряды оставить ез изменения. Для выполнения этой операции подается резрашеющий сигнал на вход 36. Тактовый импульс от входа 42 проходит через элементы И 23, ИЛИ 24 и 25 и поступает по шинам 44 и

46 на элементы И 14, осуществляя запись только нулей в соответствуюцие разряды регистра 1 ° В нашем примере ноль записывается в первый и четвертый разряды. Разрешение для элементов И 9 формируется сигналом с входа 36 через элемент ИЛИ 30.

60 сдвиг четных разрядов (т.е. четвертый разряд. переписывается во второй) и одновременно записывается четвертый разряд операнда в четвертый разряд регистра 1.

Сдвиг и запись информации происходят через элементы И 8 и ИЛИ 10, которые получают соответствующее по-! тенциальное разрешение от триггера

18 и от входа 41 непосредственно или через элемент ИЛИ 29.

Из рассмотренного примера видно, что за и двухтактных циклов операнд записывается в и-разрядный регистр.

Для последовательной выдачи числа триггер 18 устанавливается в исходное нулевое состояние, что обеспечивает выдачу числа, начиная со старших раэрядов. Во втором цикле к выходу 31 подключается второй старший разряд регистра 1. Таким образом, на информационном выходе 31 устройства формируется последовательный код числа.

Если устройство содержит нечетное количество разрядов, входы элемен-. тов И 19 и 20 следует подключить соответственно к нулевому и единичному выходам триггера 18. Это обеспечивает работоспособность устройства, при 5

Для установки регистра 1 в "0" подаются сигналы на входы 42 и 38.

Возможны и другие варианты выполнения этой операции, например вход 38

1005034

10 можно подключить к элементам ИЛИ 24 и 27. В любом случае в триггерах регистра 1 не требуется отдельного входа установки в "0", что позволяет сэкономить, как минимум, один элемент НЕ на каждый разряд регистра. 5

Схемные соединения н устройстве позволяют расширить его функциональные возможности за счет дополнительных операций параллельной записи, ло-)0 гического сложения, логического умножения и установки в "0".

Формула изобретения

15 устройство для сдвига информации, содержащее регистр, узел управления, входные элементы И и выходные элементы И, ИЛИ, причем каждый разряд регистра содержит два триггера, элементы И и НЕ, причем вход и выход элемента НЕ каждого разряда регистра соединены с первыми входами соответственно первого и второго элементов И этого же разряда регистра, выходы которых соединены с входами первого триггера этого же разряда регистра, выходы которого соединены с первыми входами соответственно третьего и четвертого элементов И этого же разряда регистра, выходы которых соединены соответственно с входами второго триггера этого же разряда регистра, пряьые выходы вторых триггеров предпоследнего и последнего раз- 35 рядов регистра соединены с первыми входами соответственно первого и второго выходных элементов И, выходы которых подключены к входам выходного элемента ИЛИ, выход которого сое- 40 динен с информационным выходом устройства, первые входы первого и второго входных элементов И соединены с последовательным информационным входом устройства, узел управления со- 45 держит триггер, три элемента И и два элемента ИЛИ, причем нулевой вход триггера узла управления соединен с. первым входом установки в "0" устройства, а счетный вход — с входом син- 5О хронизации устройства, прямой и инверсный выходы триггера узла. управления соединены с вторыми входами со ответственно первого и второго выходных элементов И, прямой и инверсный выходы триггера узла управления сое- 55 динены с вторыми входами соответственно первого и второго входных элементов И, третьи входы которых соединены с первыми входами первого и второго элементов И узла управления 40 и входом управления сдвигом на один разряд устройства, вторые входы первого и второго элементов И узла управления соединены соответственно с прямым.и инверсным выходами тригге- 65 ра узла управления, третьи входы первого и второго элементов И узла управления соединены с тактовым входом,устройства и первым входом третьего элемента И узла управления; выход которого соединен с первыми входами первого и второго элементов ИЛИ узла управления, вторые входы которых соединены с выходами соответственно первого и второго элементов И узла управления, выходы первого и второго элементов ИЛИ узла управления соединены с вторыми входами вторых элементов H соответственно нечетных и четных разрядов регистра, вторые входы третьих и четвертых элементов И разрядов регистра соедйнены со счетным входом триггера узла управления, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей устройства пу- тем параллельной записи информации и реализации логического сложения и умножения, устройство дополнительно содержит и элементов И первой группы, (и-2).-элементов И второй группы, и элементов ИЛИ группы, а также в узел управления дополнительно введены два элемента И и пять элементов ИЛИ, причем первый вход i -ro элемента Й первой группы (» =1, ..., Tl, где n— разрядность регистра ) соединен с вхо- дом соответствующего разряда параллельного информационного ввода, первый вход 1-го элемента И второй. группы (1 =1, ..., и-2) соединен с пряMUM выходом второго триггера j-го разряда регистра, выход каждого эле-, мента И первой группы соединен с первым входом соответствующего элемента ИЛИ группы, вторые входы первого и второго элементов ИЛИ группы соединены с выходами первого и второго входных элементов И, второй вход

К-го элемента ИЛИ группы (K =3,... n) соединен с выходом К -2)-ro элемента И второй группы, выходы элементов ИЛИ группы соединены с входами элементов НЕ соответствующих разрядов регистра, первые входы четвертого и пятого элементов И узла управления соединены с первым входом третьего элемента И узла управления, второй вход пятого элемента И узла управления соединен с входом команды логического умножения устройства и первым входом третьего элемента ИЛИ узла управления, второй вход которого соединен с входом команды логического сложения и вторым входом четвертого элемента И узла управления, выход которого соединен с первыми входами четвертого и пятого элементов ИЛИ узла управления, вторые входы которых соединены с выходами соответственно первого и второГо элементов И узла управления, третьи входы первого, второго, четверто 1005034

12 го и пятого элементов ИЛИ узла управления соединены с выходом третьего элемента И узла управления, второй вход которого соединен G выходом шестого..элемента ИЛИ узла управления, первый вход которого соединен с вторым входом установки в "0" устройства, второй вход шестого элемента ИЛИ узла управления соединен с входом управления сдвигом на два разряда и первым входом седьмого элемента ИЛИ 30 узла управления, выход которого соединен с вторыми входами элементов,И второй группы, третий вход шестого элемента ИЛИ узла управления соеди нен с входом команды параллельной за-!5 писи устройства и третьим входом третьего элемента ИЛИ узла управления, выход которого соединен с вторыми входами элементов И первой группы, выходы четвертого и пятого элементов ИЛИ узла управления соединены с вторыми входами первых элементов И соответственно нечетных и четных разрядов регистра второй вход седьмого элемента ИЛИ узла управления соединен с входом управления сдвигом на один разряд устройства.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 396719, кл. 6 11 С.19/00, 1971.

2. Авторское свидетельство СССР Р 337825, кл. G 11 С 19/00, 1971.

3. Авторское свидетельство СССР

9 723570, кл. G 06 F 7/52, 1975 (прототип).

1005034

Редактор Л.Алексеенко Техред Л.Пекарь корректор Л. Вокяан

-Заказ 1899/63 Тираж 704 Подписное

BHWHllH Государственного комитета СССР по делам иэобретений и открытий

113035, москва, Y(-35, Раушская наб., д.4/5

Филиал ППП "Патент", г.ужгород, ул.Проектная, 4