Интегродифференциальный вычислитель

 

ИНТЕГРО-ДИФФЕРЕНЦИАЛЬНЫЙ ВЫЧИСЛИТЕЛЬ, содержаюий регистр результата, первый и второй регистры коэффициентов, ретостр функции, блока знака/блок синхрсйяизации, первый и второК сумматоры, три блока формирования дополнительного кода, три элемента ИЛИ, Десять элементов И, элемент задержки и четыре триггера, причем установочные входы регистра результата подключены к первой группе установочных входов вычислителя , выход регистра результата подключен к первому входу первого элемента И и через элемент задержки - к первому входу второго элемента И и ин- . формаиионному входу первого блока формирования дополнительного кода, выход которого соединен с ивфсфмационным выходом вычислителя и первым входом третьего элемента И, выходы первого и второго элементов И подключены к первсялу и ъторому входам первого элемента ИЛИ соответственно, выход которого соединен с первым входом первого сумматора, выход которого соединен с входом последовательного ввода информации регистра результата и первым входом блока знака, первый выход которого подключен к управляющему входу первого и второго блоков формирования дополнительного кода, второй выход блока знака подключен к yipравпяющему входу третьего блока формирования дополнительного кода, третий выход блока знака - к выходу знака вычислителя , выходы второго и третьего блоков формирования дополнительного кода подключены к первому и второму входу второго сумматора соответственно, выход которого соединен с вторым входом первого сумматора, второй вход.блока знака . соединен с входом знака начального значения вычислителя, первый выход блока синхронизации соединен с третьим входом блока знака, второй выход блока синхронизации соединен с входами установки в ноль первого, второго, третьего и четвертого триггеров, третий выход блока синхронизации соединен с входом установки в единицу первого триггера, прямой выход этого TiMirrepa - с вторым входом первого элемента И, а инверсный - с вторым входом второго элемента И, четвертый выход блока син}фонизации соединен сл с входо. установки в единицу второго триггера, прямей выход которого соединен с первым входом четвертого элемен та И и вторым входом третьего элемента И, выход которого соединен с первым входом второго элемента ИЛИ, инверсный выход второготриггера соединен с третьими входами первого и второго элементов И и первыми входами пятого ti шестого элементов И, выход пятого элемента И соединен с вторым входом второго элемента ИЛИ, второй вход четвер

„„SU;„, 1007105

СОЮЗ СОВЕТСКИХ СОЦИАЛИСТИЧЕСКИХ

РЕСПУ5ЛИН

gag 9 06 F 7/64

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3282173/18-24 (22). 17.04 81 (46) 23.03.83. Бюл. № 11 (72) Г. Л. Баранов и В. Л. Баранов (71) Институт электродинамики АН Украинской CCP (53) 681.32(088.8) (56) 1. Вычислительная техника. Справочник под ред. Г. Я. Хаски и Г. A. Корна. Т. 1, М.-11.. Энергия, 1964, с. 63-71.

2. Неслуховский К. С. цифровые дифференциальные . анализаторы. М., "Машиностроение", 1968, с. 84, рис. 15.

3. Авторское свидетельство СССР по заявке % 2895320/18-24, кл. 606 Р 7/64, 18.03.80 (прототип). (54) (57 ) ИНТЕГРО-ДИФФЕРЕНЦИАЛЬНЫЙ ВЫЧИСЛИТЕЛЬ, содержащий регистр результата, первый и которой регистры коэффициентов, регистр функции, блока знака, блок синхронизации, первый и второй" сумматоры, три блока формирования дополнительного кода, три элемента ИЛИ, десять элементов И, элемент задержки и четыре триггера, причем установочные входы регистра результата подключены к первой группе установочных входов. вычислителя, выход регистра результата подключен к первому входу первого элемента И и через элемент задержки - к первому входу второго элемента И и ин- . формационному входу первого блока формирования дополнительного кода, выход которого соединен с информационным выходом вычислителя и первым входом третьего элемента И выходы первого и второго элементов И подключены к первому и второму входам первого элемента ИЛИ соответственно, выход которого соединен с первым входом первого сумматора, выход которого соединен с- входом послеI довательного ввода информации регистра результата и первым входом блока знака, первый выход которого подключен к управляющему входу первого и второго блоков формирования дополни тельного кода, второй выход блока знака подключен к управляюшему входу третьего блока формирования дополнительного кода, третий выход блока знака - к выходу знака вычислителя, выходы второго и третьего блоков формирования дополнительного кода подключены к первому и второму входу второго сумматора соответственно, выход которого соединен с вторым входом первого сумматора, второй вход. блока знака . Я соединен с входом знака начального значения вычислителя, первый sbncoa блока синхронизации соединен с третьим входом блока знака, второй выход блока син- С хроиизации соединен с входами установки

Я в ноль первого, второго, третьего и четвертого триггеров, третий выход блока синхронизации соединен с входом установ- р ки в единицу первого триггера, прямой « р выход этого триггера — с вторым входом первого элемента И, а инверсный - с вторым входом второго элемента И, четвертый выход блока синхронизации соединен с входом установки в единицу второго © триггера, прямой выход которого соединен с первым входом четвертого элемен та И и ьторым входом третьего элемента И, выход которого соединен с первым входом второго элемента ИЛИ, инверсный выход второго триггера соединен с третьими входами первого и второго элементов И и первыми входами пятого и шестого элементов И, выход пятого элемента И соединен с вторым входом второго элемента ИЛИ, второй вход четвер1007 того элемента И подключен к входу зна. чений функции вычислителя, выход этого элемента И подключен к первому входу третьего элемента ИЛИ, к второму входу которого подключен выход, шестого элемента И, выход третьего элемента

ИЛИ соединен с входом последовательного ввода информации регистра функции, установочные входы которого соединены с второй группой установочных входов вычислителя, установочные входы первого регистра коэффициентов подключены к третьей группе установочных входов вычислителя, выход этого регистра соединен с его входом последовательного ввода информации и первым входом седьмого элемента И, выход которого соединен. с информационным входом второго блока формирования дополнительного кода, выход второго элемента ИЛИ соединен с первым входом восьмого элемента И, установочные входы второго регистра коэффициентов подключены к четвертой группе установочных входов вычислителя,. выход этого регистра соединен с его входом последовательного ввода информации и первым входом девятого элемента И,.выxol1 которого соединен с информационным входом третьего блока формирования дополнительного кода, пятый выход блока синхронизации соединен с вторым входом восьмого элемента И и первым входом десято. о элемента И, выход восьмого

105 элемента И соединен с входом установ- ки в единицу третьего триггере, выход

В которого. соединен с вторым входом сещ мого элемента И, выход десятого элемента И соединен с входом установки в единицу четвертого триггера, выход которого соединен с вторым входом девятого элемента И, шестой выход блока синхронизации подключен к входам синхронизации регистра результата, регистра функции, первого и второго регистров коэффициентов, седьмой и восьмой выходы блока синхронизации соединены соответственно с четвертым и пятым входами блока знака, о т л и ч а ю ш и и с я тем, что, с пелью расширения функциональных возможностей за счет вычисления преобразований второго порядка, в него введен регистр промежуточных результатов, установочные входы которого подключены к пятой группе установочных входов вычислителя, вход последовательного ввода информации регистра промежуточных результатов подключен к выходу второго элемента ИЛИ, выход экого регистра соединен с вторым входом пятого элемента И, а вход синхронизации подключен к шестому выходу блока синхронизации, выход третьего элемента ИЛИ соединен с вторым входом десятого элемен та И, выход регистра функции соединен со вторым входом шестого элемента И.

Изобретение относится к автоматике н вычислительной технике и может быть испопьэовано дпя моделирования и управления динамическими объектами в различных отраслях промышленности. S

Известны аналоговые интегро-дифференциальные устройства, содержашие ана- логовые интеграторы, сумматоры и масштабные бпоки для задания коэффициентов передачи (1). l0

Недоста тком аналоговых интегро-дифференциальных устройств является низкая точность вычислений выходных сигналов в случае достаточно больших значений постоянных времени, характерных для И многих технологических процессов.

Известны более точные цифровые интегро-дифференциальные устройства типа цифровых дифференциальных анализаторов. которые содержат ряд цифровых интеграторов, коммутируемых между собой согласно заданному интегро-дифференциальному преобразованию 2

Недостатками таких интегро-дифференциальных устройств являются низкое быстродействие и сложность реализации.

Наиболее близким техническим решением к предложенному является интегродифференциальный вычислитель, содержащий семь регистров, два сумматора, три блока формирования дополнительного кода, блок знака, блок синхронизации, четыре триггера, двенадцать элементов И, четыре элемента ИЛИ и элемент задержки ГЗ .

Недостатками известного вычислителя являются относительная сложность его

3 1007 реализации и ограниченные функционвпь=:: ные.возможности.

Белью изобретения является рвсшире ние функциональных воэможнос тей за счет вычисления преобразований второго поряд;-. ка.

Поставленная цель достигается тем, ЧтО ИитЕГРО-ДиффЕРЕНЦИВЛЬНЫИ ВЫЧИСЛИтель, содержвший регистр результата, первый и второй регистры коэффициентов, 10 регистр функции, блок .знака, блок синхронизации, первый н Второй сумма оры, . три блока формирования допопни тельного кода, три элемента ИЛИ, десять элемен тов И, элемент задержки и четыре. григ- tS гера, причем установочные входы регистра результата подключены к первой группе входов начальной установки вычисли теля, выход этого регистра подключен к первому входу первого элемента И и че- щ рез элемент задержки - к первому входу второго элемента И и информационному . входу первого блока формирования дополнительного кода, .выход которого. соединен с информационным выходом вычисли- 2у теля и первым входом третьего элемен.та.И, выходы первогo и второго элементов И подключены к первому н второму входу первого элемента ИЛИ соответстВенно, выход которого соединен с BepsblM Io входом первого сумматора, вьыод которого соединен с входом последовательного ввода информации регистра результата и первым входом блока знака, первыф Выход которого подключен к упрввляюпжму - @ входу первого и второго блоков формироВания дополнительного кола, второй Вход блока знака подключен к упрввлякицему входу третьего блока формирования допопнительного кода, третий выход блока знака цодкпючен к выходу знака вычислителя, выходы второго и третьего блоков формирования дополнительного кода подключены к первому и второму входу второго

<сумматора соответственно, выход которого соединен с вторым входом первого

-сумматора, второй Вход блока знака соединен с входом знака начального значе= иня вычислитепя, первый выход блока . синхронизации соединен с третьим входом бпла знака, второй выход блока синхронизации соединен с Входами установки

s ноль первого, второго, gpagsего и четвертого триггеров, третий выход блока синхронизации соединен с входом уствновits в единицу первого триггера, прямой выход этого триггера соединен с Вторым входом первого элемента И, а инверсныйс вторым входом второго+элемента И, l05 4 ,четвертый выход бпока синхронизации соединен с входом установки в единицу второго триггера, прямой выход которого соединен с первым входом четвертого элемента И и втоуым входом третьего элемента И, выход. которого соединен.с первым Входом второго элемента ИЛИ, инверсный выход второго триггера соединен с третьими входами первого н второго элементов И и первыми входами пя того и кестого элементов И, выход msтого элемента И соединен с вторым вхо дом второго элемента ИЛИ, второй Вход четвертого элемента И подключен к входу значений функции вычислителя, выход этого элемента И подключен к первому входу третьего элемента ИЛИ, к второ му входу которого подключен выход шестого элемента И, Выход третьего элемента ИЛИ соединен с входом последовательного ввода информации регистра функции, установочные входы которого сое анеиы " с второй группой установочных входов вычислителя, установочные входы перво-. го регистра коэффициентов подключены к третьей группе установочных входов вы . числителя, выход этого регистра соединен с его входом последовательного ввода информации и первым входом седьмого элемента И, выход которого соединен с информационным входом второго бпока формирования дополнительного кода, выход второго элемента ИЛИ соединен с первым Входом восьмого элемента И, ус I

Г тановочные входы второго регистра коэффициентов подключены к четвертой pyntie уст&нОВОчных ВхОдОВ Вычислителяр Вы» ход этого регистра соединен с его входом последовательного ввода информации и цервым входом девятого элемента И, выход которого соединен с информационным входом третьего бпока формирований донолнительного кода, пятый выход бпока синхронизации соединен с вторым входом восьмого элемента И и первым Входом десятого элемента И ВыхОд ВосьмОго .элемента И соединен с входом установки в единицу третьего триггера, выход ко торого соединен с вторым входом седьмо

< го элемента И, выход десятого элемента

И соединен с входом установки в единицу четвертого триггера, выход которого соединен с вторым входом девятого элемента И, пистой выход блока синхрониaall8H подключен к sxoQaM синхронизации

< регистра результата, регистра функции, первого и Второго регистров коэффициентов, седьмой и восьмой выходы блока синхронизации соединены соответственно

5 1007 с четвертым и пятым входами блока зна1 ка, введен регистр промежуточных результатов, причем установочные входы этого регистра подключены к пятой группе установочных BxolloB вычислити1я, BXQA по- 5 следовательного ввода информации этого регистра подключен к выходу второго элемента ИЛИ, выход этого регистра соединен с вторым входом пятого элемента И, а вход. синхронизации подключен к lO шестому выходу блока синхронизации, выход третьего элемента ИЛИ соединен с ,вторым входом десятого элемента И, выход регистра функции соединен с вторым входом шестого элемента И. 15

На фиг. 1 изображена структурная схема интегро-дифференциального вычислителя; на фиг. 2 — структурная схема блока знака и блока синхронизации.

И н тегро-диффере нциальный вычисли тель .20 содержит регистр 1 результата, регистр

2 промежуточных результатов, регистр 3 функции, первый и второй регистры 4 и

5 коэффициентов соответственно, два сумматора 6 и 7, три блока формирования И дополнительного кода 8-10, блок 11 знака, блок 12 синхронизации, четыре триггера 13-16, десять элементов И 17-26, три элемента ИЛИ 27-29, элемент 30 задержки, две входные 31, 32 и две вы- 50 ходяые 33, 34 шины устройства, шины

35-39 ввода данных в регистры 1-5 соответственно.

Блок синхронизации (фиг. 2 ) содержит генератор 40 тактовых сигналов, де-З5 литель 41 частоты, элемент 42 задержки, триггер 43 со счетным входом, делитель 44 частоты. Блок 11 знака содержит два двухразрядных регистра 45 и

46 сдвига, четырехразрядных статический регистр 47, четыре элемента ИСКЛЮЧАЮШЕЕ ИЛИ 48-51, четыре элемента И

52-55, два элемента ИЛИ 56-57, шины

58-60 ввода данных в регистры 45-47 соответственно, две входные 31, 61 и три выходные 33 62 и 63 шины. Шины

31 и 61 являются первым и вторым входами блока 11 знака соответственно. Шины 33, 62 и 63 являются первым, вторым и . третьим выходами блока 11 знака. Выходные шины 64-68 являются вторым, третьим, четвертым пятым и шестым выходами блока 12 синхронизации, Первая входная шина 31 устройства соединена с первым входом блока 11, 55 первый выход которого соединен с первой выходной шиной 33 устройства..

Выход первого сумматора 6 соединен с входом регистра 1 и вторым входом

105 Ф блока 11 знака, второй выход которого соединен с первыми входами первого блока 8 формирования дополнительного хода и второго блока 9 формирования дополнительного кода, а третий выход соединен с первым входом третьего блока 10 формирования дополнительного кода.

Блок 1 2 синхронизации соединен первым выходом с третьим входом блока 11 знака, вторым выходом — с первыми входами первого, второго, третьего и четвертого триггеров 13-16, причем третий выход блока 12 соединен с вторым входом триггера 13, а четвертый выход - с вторым входом триггера 14.

Выход регистра 1 соединен с входом элемента 30 задержки и с первым входом элемента И 17, выход и второй вход которого соединен соответственно с первым входом элемента ИЛИ 27 и с.прямым выходом триггера 13. Элемент 30 задержки соединен с вторым входом блока

8 и с первым входом элемента И 18, второй вход и выход которого соединены соответственно с инверсным выходом триггера 13 и с вторым входом элемента

ИЛИ 27, выход которого подключен к первому входу сумматора 6.

Триггер 14 соединен прямым выходом с первыми входами элементов И 19 и 20, Инверсный выход триггера 14 соединен с первыми входами элементов И 21 и 22

t и с третьими входами элементов И 17 и 18.

Выход блока 8 соединен с второй выходной шиной 34 устройства и с вторым входом элемента И 19, выход, которого подключен к первому входу элемента

ИЛИ 28, второй вход и выход которого . соединены соответственно с выходом эле;мента И 21 и с входом регистра 2.

Второй вход и выход элемента И 20 ! соединены соответственно с второй входной шиной 32 устройства и с первым входом элемента ИЛИ 29. Выход элемента

И 22 соединен с вторым входом элемента

ИЛИ 29, выход которого. соединен с входом регистра 3.

Выход регистра 4 соединен со своим входом и с первым входом элемента И

23, выход и второй вход которого соединены соответственно с вторым входом блока 9 и с выходом триггера 15. Выход элемента И 24 подключен к второму входу триггера 15. Первый и второй входы элемента И 24 соответственно соединены с выходом элемента ИЛИ 28 и с пятым выходом блока 12 синхронизации.

7 . 1007

Выход регистра 5 соединен со своим входом и с первым входом элемента И

25, выход и второй вход которого соединены соответственно с вторым входом блока 10 и с выходом триггера 16. Вы- s ход элемента И 26 подключен к второму входу триггера 16, Первый и второй входы элемента И 26 соответственно соединены с пятым выходом блока 12 син. хронизации и с выходом элемента ИЛИ29.®

Выходы второго и третьего блоков 9 и 10 формирования дополнительного кода соединены соответственно с первым и вторым входами сумматора 7,,выход которого подключен к второмувходусумматора 6; М

Шины 35 39 ввода данных соединенысоответственно с регистрами 1-5, входы синхронизаш и которых соединены с шестым выходом блока 12 синхронизации.

Выход регистра 2 соединен с вторым вхо-20 дом элемента И 21. Выход регистра 3 соединен с вторым входом элемента И 22.

Выход элемента ИЛИ 29 соединен с вторым входом элемента И 26, Выход генератора 40 тактовых сягнв- 25 лов (фиг. 2) соединен с входом делителя

41 частоты и с шиной 68, являющейся шестым выходом блока .12 синхронизации.

Вход элемента 42 задержки соединен с выходом делителя 41 частоты и с ши- 30 ной 64, являюшейся вторым в.яходом блока 12 синхронизации. Счетный вход триггера 43 соединен с выходом элемента

12 задержки и с шиной 67, являющейся пятым выходом блока 12 синхронизации.

Вход делителя 44 частоты соединен с выходом переноса триггера 43 и с шиной

65, являюшейся третьим выходом блока

12 синхронизации. Выход делителя 44 частоты соединен с шиной 66, являющей- 4,О ся четвертым выходом блока 12 синхронизации, и с шийами сдвйга регистров °

45 и 46 блока 11 знака.

Шины 58-60 ввода данных соединены .соответственно с регистрами 45-47. Вход- ная шина 31 соединена с информационным входом регистра 45 сдвига. первый и второй выходы которого подклю. ены соответветственно к 1первым входам элементов .ИСКЛЮЧАЮЩЕЕ ИЛИ 48 и 49. Входная шина 61 соединена с,информационным

$6

:входом регистра 46 сдвига, первый и второй выходы которого подключены соотвественно с шиной 39, с первым входом. элемента ИСКЛК ЧАЮШЕЕ ИЛИ 50 и с первым входом элемента ИСКЛЮЧАЮШЕЕ

ИЛИ 51.

Выход и второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 50 соединены соответст105 8 венно с первым входом элемента И 54 и с первым выходом статического регистра 47.

Выход и второй вход элемента ИСКЛЮ ;

ЧАЮЩЕЕ ИЛИ 51 соединены соответственно с первым входом элемента И 55 и с вторым выходом статического регистра 47

Выход и первый и второй входы элемента ИЛИ 56 соединены соответственно с шиной 62 блока 11 знака и еоответственно с элементами И 54 и И 55, Выход и первый и второй amma элемента ИЛИ 57 соединены соответственно с шиной 63 блока 11 знака и соответст венпо с элементами И 52 и 53.

Выход и второй вход элемента ИС-, КЛЮЧАЮШЕЕ ИЛИ 48 соединены соответственно с первым входом И 52 и с третьим выходом статического регистра

47. Выход и второй вход элемента ИС-

КЛЮЧАЮШЕЕ ИЛИ 49 соединены соответственно с первым входом И 53 и четвертым выходом статического регис4ра-47.

Вторые входы элементов И 53 и И 55 соединены с прямым выходом триггера

43, инверсный выход которого соединен с вторыми входами элементов И 52 и

И 54 (фиг. 2).

Интегро-дифференциальный вычислитель для каждого 1 -го, цйкла отрабатывает рекуррентное- соотношение

-1 =AY,„+SÓ,. +СХ, .ОХ., (a) где Y. Y- u Y — значения выходной ве1-1 1-2 личины на М, 1 -1 и 1 -2 шагах вычислений;

)(. и Х. — значения входной. величины

1 1- нв 1 и i-1 шагах вычислений;

А, В, С и 3- постоянные коэффициенты, значения которых зависят от шага по независимой переменной и вида реализуемого интегро-дифференциального преобразования.

Настройка интегро-дифференциального

l вычисли теля осушествпяется заданием постоянных коэффициентов А В С и 2 и начальных условий 1,,V° . и )(.

Предварительный расчет постоянных коэффициентов А, В, С и 3 для часто реализуемых видов интегро-дифференциальных преобразований выпелйяют по формулам,. приведенным в таблице, где

I Г

К - коэффициент усиления Т, Т, в е

Т вЂ” постоянные коэффициенты,, 11 - шаг последовательного преобразования входной величины Х в выходную;У выбираемый из условий заданной точности и вычислительной эффективности устройства. б и

6 в

Ь б (.ф 0 С

1- с.

t)

Ь

С3

1 и ч

° л

Ц (11 б

Ф Ф

Ь В

Ъ м

Ф

И

О

Ю а

° л

О ! м

° л

И 13

° Щ

Ъ

Ф

Ъ

С3.

Ф (с» а а

+ с м

В ч б

С3.

%.з

С С, Ъ

Ь, «1Ъ Мсф ь

Ю)

Ъ

1007 105 эф

Ф 0

1 ф

Ф ,ф ,.

40 +

f ф

4 (Ъ о

Ъм

Ъ

u)g +1

+ .Ь

h о

Ь ъ

ЪС Я"

° с ll

ФлФ

Ь

Фф ал о

Ъа Ц

Ъф

Ф ф

Щ I ф !, с

1 <2 Щ

Ч в » -с ъс» (1 1I с) а

° л л

° -1 ! в ф

° Ф ф qp

В, Ж

1, !. Of З 1

И и еа

Г 1

1 1 ц Ф ф

Ф

eI Ф (+ ФЧ

+ ь (-! +

С1

7 105 12 первые такты работы устройства с периодом e (f

Триггер 43 со счетным входом выпопняет деление на два частоты выходной последовательности импульсов элемента

42 задержки, формируя последователь« ,ность импульсов частоты У/2а на третьем выходе блока 12 синхронизации. Эта . поспедоватепьность импульсов делится делителем 44 в ь -1 раз, нв выхвде которого (четвертый выход бпока 12 синхронизации) формируется цоспедоватепь-. .ность импульсов частоты. У/2п (п-1), период следования которой определяет время вычисления на одном шаге. В исходном состоянии триггеры 13-16 находятся в нулевом состоянии.

Генератор 40 тактовых сигналов (фиг.2) блока 12 синхронизации вырабатывает на его шестом выходе последовательность импупьсов частоты % которая поступает на входы синхронизации регистров 1-5 сдвига, а также делится делителем 41 в tl раз и затем задерживается элементом 42 задержки на один период тактовой частоты. Последовательность импульсов частоты Я fn на выходе делителя 41 (второй выход блока 12 синхронизации

S5 задает и -е такты работы устройства, а последовательность импульсов на выходе элемента 42 задержки (пятый выход блока 12 синхронизации синхронизирует

11 100

Интегро-дифференциальный вычислитель оперирует с двоичными переменными, дпя которых соотношение (1 ) принимает вид и

Чя7 (AY ВЧ. +СХ. +>< „)

И-1 И- Р 3 " (2. ) где Y< „, и У> 1 - переменные 1 разряда величин Ч1 1 и (. соответственно;

Х1 и Х 1-.двоичные -переменные j.

Разряда вепичин Х1 и J(„ соответственно.

Интегро-дифферейциальный вычислитель по рекуррентному соотношению (1) работает следуюшим образом. 15

Регистр 1 сдвига содержит ll 1 разряд И дополняется эпементом 30 задержки до и разрядов. В регистр 1 по шине

35 записывают в прямом ипи дополнительном коде, если f „(О, поспедоватепьный 2й р -разряаный двоичный код начвпьного условия У1, В регистры 2 и 3 сдвига содержащие по 2о-1 разряд каждый, записывают по шинам 36 и 37 последовательные ь-1- д разрядные двоичные коды абсоп ютных значений начальных условий(Ч. g (и (Xq 1 соответственно.

В регистры 4 и 5 сдвига, содержашие в по 2 разрядов каждый, записывают по шинам 38 и 39 последовательные 0-разрядные двоичные коды коэффициентов А, В и С, D соответственно. .Знаки коэффициентов А, В, С и Э записываются по шине 60 в четырехразрядный регистр 47 бпока 11 знака (фиг. 2).

Знаки начальных условий М и записываются по шине 59 в двухразрядиый регистр 46 блока 11 знака. Знак начального условия X.. записывается по шине

58 в первый paapsa двухрвэрядного регистра 45. бпока 11 знака. т

Вычисления начинаются после установ-. ки триггера 14 в единичное состояние импульсом четвертого выхода бпока 12 синхронизации. Сигнал прямого выхода триггера 14 открывает эпементы И 18 и 20, а сигнал его инверсного выхода закрывает элементы И 17, 18, 21 и 22, .Пвоичный код начального условия Y . начиная с младшего разряда, сдвигается из регистра 1 через элемент 30 задержки на один такт, бпок 8 формирования допопнителъного кода, элементы И 19 и

ИЛИ 28 в регистр 2, в котором в это время двоичный код начапьного условия

Ч1 о сдвигается из старших разрядов в о-1 младшие разряды.

Блок 8 формирования допопнитепьного кода управляется сигнапом второго вы хода блока 11 знака так, что прямой ли- бо дополнительный код пропускается в прямой код. Таким образом, в и старшие разряды регистра 2 записывается двоичный код абсопютной величины начального условия (М1 . (, Сигнап мпадшего разряда величины (Ч-, (с выхода элемента ИЛИ 28 поступает на первый вход элемента И 24., на второй вход которого поступает импульс пятого выхода блока 12 синхронизации. В случае единичного сигнала младшего рвзразряда величины (эпемент И 24 сраба-; тывает и импупьс пятого выхода бпокв 12 синхронизации устанавпивает триггер 15 в единичное состояние.

По шине 32 поступают последовательно, начиная с младшего разряда, cat нвйы двоичного кода абсолютного значения входной величины l Х -1 которые через элементы И 20 и ИЛИ 29 записываются в И 13 1007 старших разрядов регистра 3, В регистре

3 в это время двоичный код начального условия Х. „1 сдвигается из старших разрядов в h -1 младшие разряды. Сигнал знака входной величины Х; записывается по шине 31 в первый разряд регистра 45 сдвига блока 11 знака по импульсу четвертого выхода блока 12 синхронизации, который осуществляет сдвиг знака начального условия величины Х; 1 10 иэ первого разряда регистра 45 во второй разряд.

Сигнал младшего разряда величины (Х ), с выхода элемента ИЛИ 29 поступает на первый вход элемента И 26. В случае 35 единичного сигнала младшего разряда величины IX;! элемент И 26 срабатывает по импульсу пятого выхода блока 12 синхронизации и триггер 16 устанавпивается в единичное. состояние. 20

Триггеры 15 и 16 в единичном состоянии открывают элементы И 23 и, 25 соответственно, через которые с выходов регистров. 4 и 5 последовательно, начиная

r младших разрядов, сдвигаются двоичныед коды коэффициентов,А и С соответственно.

Коэффициент А поступает через блок

9 формирования дополнительного кода на первый вход сумматора 7 в прямом или. дополнительном коде в зависимости от знака произведения А ; „, сигнал которого действует на втором выходе блока 11 знака.

Сигнал знака величины 4Y,- q формируется элементом ИСКЛЮЧАЮШЕЕ ИЛИ

50, на входы которого поступают сигналы выходов первых разрядов регистров

46 и 47; где хранятся знаки величин . . и А соответственно. Сигнал знака

1г 1; велйчиныА („с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 50 поступает через эле-, менты И 54 ИЛИ 56 на шину 62 второ го выхода блока 11 знака.

Коэффициент С поступает через блок

10 формирования дополнительного кода

4$ на второй вход сумматора 7 в прямом или дополнительном коде в зависимости от знака произведения С .Ц сигнал ко-торого формируется элементом ИСКЛЮЧАКЧЦЕЕ ИЛИ 48,.на входы которого поступает сигнал анака величины Х ,выхода первого разряда регистра 45 и сигнал знака коэффициента . С с выхода третьего разряда регистра 47 блока 11 знака. Сигнал знака величины СЯ- с вы- хода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 48 через элемент И 52, открытый сигналом инверсного выхода триггера 43, и эле105 14 мент ИЛИ 57 поступает на третий выход блока 11 знака.

Таким образом, на входы последовательного одноразрядного двоичного сумматора 7 поступают в прямом или дополнительном коде последовательно во времени, начиная с младшего разряда, дво-. ичные кодь| коэффйциентов А и С, алгебраическая сумма которых поступает на второй вход последовательного двоичного сумматора 6. В это время на перв.ом входе сумматора 6 действует сигнал ло» гического нуля, так как элементы И 17 и 18 закрыты сигналом инверсного выхода триггера 14, Алгебраическая сумма коэффициента

А и С с выхода одноразрядного последовательного сумматора 6 записывается, начиная с младшего разряда, в регистр 1.

Спустя а . тактов после установки триггера 14 в единичное состояние, триггеры 14-16 сбрасываются в нулевое состояние имдульсом второго выхода блока- 12 синхронизации. Триггер 14 в нулевом состоянии закрывают элементы И

19 и 20 сигналом прямого выхода и открывает элементы И 17, 18, 21 и 22 сигналом инверсного выхода. Элементы И

21 и 22 подключают выходы регистров

2 и 3 к их входам соответственно. Бени циркуляции кодов в регистрах сдвига 2 и 3 замыкаются через элементы И 21 и

22 соответственно.

Элемент И 18, открытый сигналами инверсных выходов триггеров 13 и 14, подключает выход регистра 1 через элемент 30 задержки к йервому входу сумматора 6, что обеспечивает в течение следующих li, тактов поступление на первый вход сумматора 6 двоичного кода алгебраической суммы коэффициентов А+С.

В следующем такте после возврата триггера 14 в нулевое состояние с выходов регистров 2 и 3 сдвигаются младшие разряды Величин1У. I и1Х т-1 t соответ

1-2 ственно.

В случае единичных коуов в младших разрядах величиа. )Y1. ) и 1Х !„ элементы.

И 24 и 26 срабатывают по импульсу пятого выхода блока 12 синхронизации, что приводит к установке триггеров 15 и 16 соответственно в единичное состояние.

Сигналы прямых выходов триггеров 15и

16 oTKpbfBBloT соответственно элементы

И 23 и 25, через которые с выходов регистров 4 и 5 сдвигаются двоичные коды коэффециентов В и Xf соответственно. Двоичные коды коэффициентов В и З преоб15 1007 разуются соответствующими блоками фор мирования дополнительного кода 9 и 10 и поступают последовательно; начиная с младшего разряда, в прямом или дополнительном коде на входы сумматора 7. S

Управление преобразованием блоками формирования дополнительного кода 9 и

10 осушествляется по сигналам второго и третьего выходов блока 11 знака соот ветственно. Сигнал знака произведения !

В - о формируется элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 51, на входы которого поступают выходы вторых разрядов регистров 46 и 47 блока 11 знака, где хранятся знаки величин (- 1 и В соответ15 ственно. С выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ. 51 сигнал знака величины

ВУ; через элементы И 55, ИЛИ 56 поступают на шину 62 второго выхода бло . ка li знака. т

Сигнал знака проиэведенияЭХ„ . формируется элементом ИСКЛЮЧАЮШЕЕ

ИЛИ 49 по сигналам выходов второго и четвертого разрядов регистров 45 и 47 блока 11 знака. С выхода элемента ИС-

КЛЮЧАЮЩЕЕ ИЛИ 49 знак произведения

3Х;.считывается через элементы И 53, ИЛИ 57 на шину 63 третьего выхода бло-. ка 11 знака.

Прямой или дополнительный код алгеб-Зп раической суммы коэффициентов В и,33 с выхода сумматора 7 поступает на второй вход сумматора 6, на первый вход которого с выхода регистра 1 через эле-. мент 30 задержки, элемент И 18 и ИЛИ 3s

27 сдвигается двоичный код алгебраической суммы коэффициентов А и С. С выхода сумматора 6 двоичный код алгебраической суммы коэффициентов А, В, С и

Х) записывается в регистр 1. 40

Таким образом, за 2h тактов после начала вычислений в регистре 1 накапливается алгебраическая сумма коэффициентов А, В, С и 2 после чего триггер

13 устанавливается в единичное состояние импульсом третьего выхода блока 12 синхронизации. Триггер 13 в единичном состоянии открывает сигналом прямого выхода элемент И 17 и блокирует элемент И 18 сигналом инверсного выхода.

$0

Элемент И 17 подкпючает выход регистра 1 к первому входу сумматора 6 к моменту сдвига с выхода регистра 1 второго разряда алгебраической суммы коэффициентов А, В, С иХ) В это время с вы- ходов регистров 2 и 3 сдвигаются вторые разряды величин - . ) и, Х; ) соот ветственно. В случае единччных кодов

105 16 во вторых разрядах величин((„) и (,. срабатывают элементы И 24 и 26, выходные сигналы xoTopblx устанавливают триРгеры 15 и 16 в единичное состояние.

Двоичные кодыпроизведения коэффицйентов А и С на двоичные переменные вто:рых разрядов величин! (- . и (Х. f соответственно преобразуются в прямой или дополнительный код блоками 9 и 1-0 соответственно, а затем суммируются сумматором 7, сигнал суммы которого суммируется сумматором 6 с двоичным кодом алгебраической суммы коэффициентов А,,В, С и Э сдвигаемой с выхода регистра 1, начиная с второго разряда. Следовательно, установка триггера 13 в единичное состояние приводит к сдвигу на один разряд накопленной суммы коэффициентов в регистре 1, обеспечивая этим выполнение операций умножения на два.

Спустя ll тактов после установки триггера 13 в единичное состояние сигнал второго выхода блока 12 синхронизации воэврашает триггер 13 в нулевое состояние, в котором обеспечивается подключение элементом И 18 выхода регистра 1 через элемент 30 задержки на такт к первому входу сумматора 7. В это время на второй вход сумматора 6 с выхода сумматора 7 поступает двоичный код алгебраической суммы произведения коэффициентов В и 3) на двоичные пере-. менные вторых разрядов величин Ч„ и Х. 1 соответственно. которая формируется таким же образом, как в предыдущие h тактов формировалась алгебраическая сумма произведения. коэффициен- тов А и С на двоичные переменные вторых разрядов величин)M f и Х. f соответственноо.

Сумматор 6 суммирует накопленную сумму коэффициентов в регистре I с алгебраической суммой произведения коэффипиентов В и З на двоичные переменные ,вторых разрядов величин fY. f u fX 1 со1-1 1 ответственно. и результат суммирования записывается в регистр 1.

Дальнейшие вычисления в интегродифференциальном вычислителе выполняются аналогичным образом. Каждые 2h такта в кольцевых регистрах 2 и 3, содержащих 20-1 разряд, происходит сдвиг выходных сигналов относительно выходных сигналов блока 12 синхронизации, что приводит к совпадению на входах элементов И 24 и 26 с. импульсом пятого выхода блока 12 синхронизации следую ших разрядов величин У; 11, 1Х;! и Ю -g l i 17 1007

fX ) а переключение триггером 1 3 цепи

Йркуйяции кодов регистра 1 с И разрядов (с выхода элемента 30 задержки) на gj -1 разряд (с выхода регистра 1) обеспечивает сдвиг информации в peiacw 5 ре 1 на один разряд относительно выходных сигналов блока 12 синхронизации.

Спустя 2ti{h-1) такт цосле начала вычислений в регистре 1 накапливается ,s. прямом или дополнительном коде 1© старших разрядов. выходйой величины . V знаковый м-й разряд которой с выхода сумматора 6 поступает на второй вход бпока 11 знака (шина 61) и сдвигается по сигналу, дейсйукзпему на шине 66 блока 12 синхронизации, s первый разряд регистра 46 сдвига, иэ первого разряда которого в это время во второй раэpall сдвигается знак величины

К моменту начала вычислений на вто- 26 ром шаге в -1 старших разрядах регистров 2 и 3 содержатся двоичные колы величии )N,1 и I,4 1 соответственно. Вы Числения на втором шаге и всех последу3сших шагах выполняются аналогичным об-2

;разом, но с новых начальных условий, которые формируются автоматически на предыдушем шаге вычислений.

Технико«экономические преимушества предлагаемого интегро-дифференциального 30 вычислителя заключаются:; в расширении его функпиональных возможностей, так как предпагаемый интегро-дифференциаль105 18 ный вычислитель позволяет выцопнять интегро-дифференциальные преобразования как первого, так и второго порядка и эа висимости от выбора А, В, С и 9 параметров и настройки интегро-дифференциального вычислителя. Прототип предложенного интегро-дифференциального . иЫчислителя выполняет только иитегро дифференциальные преобразования лервогo порядками

Предложенный интегро-дифференциальный вычислитель можно испольэовать и дпя линейных интегро-дифференциальных ,преобразований любого порядка, дпя чего необходимо представить это преобраэова-, нйе в виде проиэведенйя элементарных пе редаточных функций согласно таблицы, рассчитать их параметры и начальные ус ловия и соединить последовательно ряд одинаковых интегро-дифференциальных вычислителей. В этом случае выходные шины 33 и 34 каждого предыдущего интег. ро-дифференциального вычислителя подключаюгся соответственно к входным шинам 31 и 32 поспедуюшего интегро-дифференциального вычислителя, Прячем синхронизация рабо1ы всего ряда ае нескольких одинаковых интегро-дифференциальных вычислителей, .реапизукмпих каждый свою передаточную функпяю осушествпяется от одного и того .же блока 12 синхронизации a s этом случае не требу ется дополнительных эа трат оборудования.

1007 108

ФАР

Составитель А. Чеканов

Редактор Т. Кугрышева Техред Ж.Кастелевнч Корректор, К). Макаренко

Заказ 2140/72 Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, r. Ужгород, ул. Проектная, 4