Интегро-дифференциальный вычислитель

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

«»960813 (61) Дополнительное к авт. свид-ву— (22) Заявлено 18. 03. 80 (21) 2895320/18-24 (ЗА) М. Кл.з с присоединением заявки ¹ (23) Приоритет

G F 7/64

Государственный комитет

СССР но делам изобретений и открытий (S3) УДК б81 ° 3 (088.8) Опубликовано 230982. Бюллетень ¹ 35

Дата опубликования описания 23.09.82 (72) Авторы изобретения

Г.Л.Баранов и В.Л.Бараисв :1. ю .. i 4..

Институт электродинамики AH Украинской ССР и Ордена

Ленина институт кибернетики AH Украинской ССР (71) Заявители

{ 54 ) ИНТЕГРО-ДИФФЕРЕНЦИАЛЬНЫЙ ВЫЧИСЛИТЕЛЬ

Изобретение относится к автоматы. ке и вычислительной технике и может быть использовано для моделирования и управления динамическими объектами в различных отраслях промышленности.

Известны точные цифровые интегро дифференциальные устройства типа дифференциальных анализаторов, которые содержат ряд цифровых интеграторов, коммутируемых между собой согласно заданному интегро-дифференциальному преобразователю (1).

Недостатками таких интегро-дифференциальных устройств являются низкое быстродействие и сложность реализации.

Наиболее близким к данному техническому решению является интегродифференциальный вычислитель, содержаший четыре регистра, первый сумматор, два блока формирований дополнительного кода, блок знака, блок синхронизации, восемь элементов И, три элемента ИЛИ и элемент задержки, причем первая входная шина устройства соединена с первым входом блока знака, первый, выход которого соединен с первой выходной шиной устройства, выход первого сумматора соединен с входом первого рег Истра и вторым входом блока знака, второй выход которого соединен с первыми входами первого и второго блоков формирования дополнительного кода, блок синхронизации соединен первым выходом с третьим входом блока знака, вторым выходом — с первыми входами первого, второго и третьего триггеров, третьим выходом — с вторым входом первого триггера и четвертым выходом — с вторым входом второго триггера, выход первого регистра сое динен с входом элемента задержки и с первым входом первого элемента

И, выход и второй вход которого соединены соответственно с первым входом первого элемента ИЛИ и с прямым выходом первого триггера, выход элемента задержки соединен с вторым входом первого блока формирования дополнительного кода и с первым входом второго элемента И, второй вход и выход которого соединены соответственно с инверсным выходом первого триггера и с вторым входом первого элемента ИЛИ, выход которого подключен к первому входу первого сумматора, второй триггер .соединен прямым выходом с первыми входами третьего и четвертого элементов И

960813 и инверсным выходом — с первыми входами пятого и,шестого элементов И и с третьими входами первого и второго элементов И, выход первого блока формирования дополнительного кода соединен с второй выходной шиной устройства и с вторым входом третьего элемента И, выход которого подключен к первому входу второго элемента ИЛИ, второй вход и выход которого 1О соединены соответственно с выходом пятого элемента И и с входом второго регистра, второй вход и выход четвертого элемента И соединены соответственно с второй входной шиной устройст ва и с первым входом третьего элемента ИЛИ, второй вход и выход шестого элемента И соединены соответственно с выходом второго регистра и с вторым входом третьего элемента ИЛИ, выход которого соединен с входом третьего N регистра, который подключен выходом к второму входу пятого элемента И, выход четвертого регистра соединен с первым входом седьмого элемента И, выход и второй вход которого соедине-25 ны соответственно с вторым входом второго блока формирования дополнительного кода и с выходом третьего триггера, второй вход которого подключен к выходу восьмого элемента И, ЗО который соединен первым и вторым входами соответственно с выходом второго элемента ИЛИ и с пятым выходом блока синхронизации 2).

Однако известное устройство имеет у относительно низкое быстродействие и недостаточную точность при заданном шаге вычислений.

Целью изобретения является повышение быстродействия устройства и точности вычислений.

Поставленная цель достигается тем, что в интегро-дифференциальный вычислитель, содержащий первый, втортый регистры сдвига, первый сумматор, блок знака, блок синхронизации, первый и второй блоки формирования дополнительного кода, первый, второй и третий триггеры„ элемент задержки, первый, второй, третиФ, четвертый, пятый, шестой, седьмой и восьмой элементы И, первый, второй и третий элементы

ИДИ, причем вход первого регистра сдвига соединен с выходом первого сумматора, первый вход которого соединен с выходом первого элемента

ИЛИ, первый вход которого соединен с выходом первого элемента И, а второй — с выходом второго элемента И, первый вход первого элемента И сое- 60 динен с выходом первого регистра сдвига и входом элемента задержки, второй вход первого элемента И соединен с прямым выходом первого триггера, первый вход второго элемента И соединен с выходом элемента з адержки, а второй — с инверсным выходом первого триггера, третий вход первого элемента И соединен с третьим входом второго элемента И, первый вход первого блока формирования дополнительного кода соединен с первым входом второго блока формирования дополнительного кода, а второй — с выходом элемента задержки., первый вход третьего элемента И соединен с первым входом четвертого элемента

И и прямым выходом второго триггера, первый вход которого соединен с первыми входами первого и третьего триггеров, второй вход третьего элемента И соединен с выходом первого блока формирования дополнительного кода, первый вход блоха знака является первым входом устройства, второй вход четвертого элемента И является вторым входом устройства, первый выход блока знака является первым выходом устройства, выход первого блока формирования дополнительного кода является вторым выходом устройства, первый вход пятого элемента И соединен с третьим входом первого элемента И, с первым входом шестого элемента И и с инверсным выходом второго триггера, выход третьего элемента И соединен с первым входом второго элемента ИЛИ„ второй вход которого соединен с выходом пятого элемента И, выход второго элемента ИЛИ соединен с входом второго регистра сдвига, выход которого соединен с вторым входом шестого элемента И, выход четвертого элемента

И соединен с первым входом третьего элемента ИЛИ, второй вход которого соединен с выходом шес-ого элемента И, выход третьего элемента

ИЛИ соединен с входом третьего регистра сдвига, выход которого соединен с вторым входом пятого элемента И, выход четвертого регистра сдвига соединен с первым входом седьмого элемента И, второй вход которого "оединен с прямым выходом третьего триггера, второй вход которого соединен с выходом восьмого элемента И, первый вход которого соединен с выходом второго элемента ИЛИ, выход седьмого элемента И соединен с вторым входом второго блока формирования дополнительного кода, второй вход блока знака соединен с выходом сумматора, а третий — с первым выходом блока синхронизации, второй выход блока знака соединен с первым ьходом первого блока формирования дополнительного кода, второй, третий,. че".вертый и пятый выходи блока синхронизации соединены соответственно с первым и вторым входами первого триггера, вторыми входами второго триггера

960813 и восьмого элемента И, введены пятый, шестой и седьмой регистры сдвига, второй сумматор, третий блок формирования дополнительного кода, четвертый триггер, девятый, десятый, одинад-5 цатый и двенадцатый элементы И и .четвертый элемент ИЛИ, причем вход пятого регистра сдвига соединен с выодом четвертого элемента ИЛИ, перый и второй входы которого соединены соответственно с выходами девятого и десятого элементов И, первый и второй входы девятого элемента И соединены соответственно с выходом третьего регистра сдвига и:прямым( выходом второго триггера, выход пятого регистра сдвига соединен с первым входом одинадцатого элемента И, второй вход которого соединен с пятым выходом блока синхронизации, а выход — с первым входом четвертого триг гера, второй вход которого соединен с вторым выходом блока синхронизации, а прямой выход — с первым входом двенадцатого элемента И, второй вход которого соединен с выходом шестого регистра сдвига, а выходс первым входом блока формирования дополнительного кода, второй вход которого соединен с третьим выходом блока знака, а выход — с первым входом второго сумматора, второй вход которогG соединен с выходом второго блока формирования дополнительного кода, а выход — с вторым входом первого сумматора, вход седьмого ре- 35 гистра сдвига соединен с выходом пятого регистра сдвига, первый и второй входы десятого элемента И соединены соответственно с инверсным выходом второго триггера и выходом седь- 10 мого регистра сдвига.

На фиг.1 изображена структурная схема интегро-дифференциального вычислителя;на фиг.2 — структурные схемы блока знака и блока синхрони- 45

= ации.

Интегро-дифференциальный вычислитель (фиг.1) содержит семь регистров 1-7 сдвига, два сумматора 8 и 9, блок 10 знака, блок 11 синхронизации, 5О три блока 12-14 формирования дополкительного кода, четыре триггера 1518, элемент 19 задержки, двенадцать

".-лементов И 20-31,. четыре элемента

ИЛИ 32-35, две входные шины 36 и 37 и две выходные шины 38 и 39 устройства

Вход регистра 1 соединен с выходом . умматора 8,. первый и второй входы которого подключены соответственно к выходу элемента ИЛИ 32 и к выходу сумматора 9. Блок 10 знака соединен первым входом с первой входной шиной 36 устройства, вторым входом— с выходом сумматора 8, третьим входом — с первым выходом блока 11 синхронизации, первым выходом — с пер. вой выходной шиной 38 устройства и вторым выходом — с первыми входами блоков формирования дополнительного кода 12 и 14.

Входы сумматора 9 подключены к выходам волоков 13 и 14 формирования дополнительного кода. Блок 11 синхронизации соединен вторым выходом с первыми входами триггеров

15-17, третьим выходом — с вторым входом триггера 15, четвертым выходом — с вторым входом триггера 16 и пятым выходом — с вторыми входами элементов И 27 и 30, первые входы которых соединены соответственно с выходом элемента ИЛИ 33 и с выходом регистра 5. Второй вход триггера 17 соединен с выходом элемента И 27. Триггер 18 соединен первым и вторым входами соответственно с выходом элемента И 30 и вторым выходом блока 11 синхронизации. Выход регистра 1 соединен с входом элемента 19 задержки и первым входом элемента И 20, второй вход и выход которого соединены соответственно с прямым выходом триггера 15 и с первым входом элемента ИЛИ 32, второй вход которого соединен с выходом элемента И 21, первый вход которого соединен с выходом элемента 19 задержки и вторым входом блока 12 формирования дополнительного кода. Инверсный выход триггера 15 соединен с вторым входом элементов И 21, третий вход которого соединен с третьим входом элемента И 20, с первыми входами элементов И 24, 25 и 29 и инверсным выходом триггера 16, прямой выход которого соединен с первыми входами элементов И 22 и 23. Выход блока 12 формирования дополнительного кода соединен с второй выходной шиной 39 устройства и с вторым входом элемента И 22, выход которого соединен с первым входом элемента

ИЛИ 33 . выход и второй вход которого соединены соответственно с выходом регистра 2 и с выходом элемента И 24, второй вход которого соединен с первым входом элемента И 28 и выходом регистра 3 сдвига. Второй вход и выход элемента H 23 соединены соответственно с второй входной шиной 37 устройства и с первым Входом элемента HJIH 34, выход и второй вход которого соединены соответственно с входом регистра 3 и с выходом элемента И 25, второй вход которого подключен к выходу регистра 2 сдвига.

Выход регистра 4 сдвига соединен с первым входом элемента И 26, выход и второй вход которого соединены соответственно с вторым вхо- дом блока 13 формирования лополни960813

50 тельного кода и с выходом триггера

17. Выход триггера 18 соединен с первым входом элемента И 31, второй вход и выход которого соединены соответственно с выходом регистра б сдвига и с первым входом блока 14 формирования дополнительного кода, второй вход которого подключен к третьему выходу блока 10 знака.

Второй вход и выход элемента И 28 соединены соответственно с прямым IQ выходом триггера 16 и с первым входом элемента ИЛИ 35, второй вход и

ВЫХод которого соединены соответственно с выходом элемента И 29 и с входом регистра 5 сдвига, выход ко- 15 торого соединен с входом регистра 7 сдвига, выход которого подключен к второму входу элемента И 29.

Блок 11 синхронизации (фиг,2) содержит генератор 40 тактовых сигналов, делитель 41, элемент 42 задержки, триггер 43 со счетным входом и делитель 44. Блок 10 знака (фиг.2) содержит трехразрядный регистр 45 сдвига, трехразрядный регистр 46, три элемента 47-49 неравнозначности, триггер 50, пять элементов И

51-55, два элемента ИЛИ 56 и 57, две входные шины 36 и 58, три выходные шины 38, 59 и 60. Блок 11 синхро-30 низации имеет выходные шины 61-64.

Выход генератора 40 тактовых сигналон соединен с входом делителя 41, выход которого соединен с выходной шиной 61 и с входом элемента 42 за- 35 держки„ выход которого подключен к выходкой шине 62 и к счетному входу триггера 43, выход которого соединен с выходной шиной 63 и с входом дели;"eëí 44, ныход которого соединен с 4О выходной шиной 64, с шиной сдвига регистра 45 и с первым входом элемента И 51, второй вход и ныход которого соединены соответственно с входной шиной 58 и с входом триггера 50, 45 выход которо î соединен с выходной шиной 38 н с первым входом элемента

И 52, выход которого соединен с первым входом элемента ИЛИ 56, выход котОрого пОдключен к выходной шине 59.

Входная шина 36 соединена с информационньв входом регистра 45 сдвига, три выхода которого подключены соответственно к первым входам элементов 47-49 неравнозначности, вторые нходы которых соединены с соответствуюшими выходами регистра 46.

Выходы элементов 47-49 неравнозначности соединены соотнетственно с первыми входами элементов И 53-55.

Вторые входы элементов И 53-54 соединены с прямым выходом триггера 43, инверсный выход которого соединен с вторыми входами элементов И 52 и

55. Второй вход элемента ИЛИ 56 соединен с выходом элемента И 53.

Выходы элементов И 54 и 55 соединены с нходами элемента ИЛИ 57, выход которого подключен к выходной шине 60.

Первым и вторым входами блока 10 знака являются шины 36 и 58 соответственно. Первым, вторым и третьим выходами блока 10 знака являются шины 38, 59 и 60 соответственно. Вторым, третьим, четвертым и пятым выходами блока 11 синхронизации являются шины 61, 63, 64 и 62 соответственно.

Интегро дифференциальный вычислитель для каждого i-ro цикла отрабатывает рекуррентное соотношение

У; =АУ„, +ВХ„+СХ; „+ Х... (1) где Y„ Y; „ — значения выходной величины сост. ветственно íà i u

i-1 шаге вычислений;

Х ;Х . ;Х вЂ” значения входной -а величины соответственно íà i„ 1-1 и 1-2 шаге вычислений;

А, В, С, D — постоянные коэффициенты, значения которых зависят от шага по независимой переменной и вида реализуемого интегродифференциального преобразования.

Настройка вычислителя осуществляется заданием постоянных коэффициентов А,В,С,D и начальных условий

Х „ „ и Х„. . Предварительный расчет постоянных коэффициентов

А,В,С,D для часто реализуемых видов интегро-дифференциальных преобразователей выполняют IIo формулам, приведенным в таблице, где К вЂ” коэффициент условия; Т„, Т, T -постоянные времени; h — - шаг последовательного преобразования входной величины Х в выходную У, который выбирается из условия заданной точности.

960813

Постоянные коэффициенты s рекуррентной формуле

Передаточная функция

Г

1 5 h 2 h

l2 T 3 T

-hIt -р((т-а)(хт -т) ) +((т-а)(атЪ ) +2И - 2ТИ) «(12-2ТИ ) h

l2T

TP у((1-а)(тт

+ТЬ)-2ТИ) TP+ 1

2Т

3 T

2 h

2h

-te fT е 3(<- ).

° (=И)1

-KT

„((-4)аТ.Ь)-2Ь ) KTP

«д ((1-4)(1Т-h)-Xb ) (К вЂ” (3T +2h)

TP+ 1

К (TP+1) -2KT

К Г

TP+1

K- --TiP зт (3т,-гЫ 1

Ь (О А)(1Т2- Ь 1Т,Т2)-Ц;1Т,i 2Т24в)) Ггт +,, (12T

2И2((-А)(Т2-Т1). к. (Х 2-Ы+2Ь

° (И+т,-T2)) 5А 3kT<

41Т Ил

-Kh

1 ãò2

- (Т,+Т,)К " ((<- )(1Т.+Ь)-ь) "(Т2 е

TP+1

К т Р+

2)аТа.

K(l TP + T P)

K% Т<

Т1Т1 2И

ЪТ„Х коэффициента А, а в старшие — коэффициента В. В младшие разряды регистра 6 записывают двоичный код коэффи циента D, а в старшие и разрядив коэффициента С.

Знаки коэффициентов В,С и D записываются в трехразрядный регистр 46 блока 10(знака, а знак начального условия Y .) — в триггер 50 блока 10 знака. Знаки начальных условий Х., и Х„. 1 записываются соответственно во второй и третий разряды трехразрядного, регистра 45 сдвига блока

10 знака. Знак коэффициента A всегда положителен и не требует предварительной установки.

Генератор 4Р тактовых сигналов блока 11 синхронизации вырабатывает последовательность импульсов частоты f, которая делится делителем

41 в и раз и затем задерживается элементом 42 задержки на один. период тактовой частоты. Последовательность импульсов частоты f/n на выходе делителя 41 (второй выход блока ll синхронизации синхронизирует Il-e разряды регистров 1-7 сдвига, а последовательность импульсов частоты f/n на выходе элемента 42 задержки (пятый выход блока 11 синхронизации) синхронизирует первые разряды регистров 1-7 сдвига.

Интегро-дифференциальный вычис= литель оперирует с двоичными переменными, для которых соотношение (1) принимает следующий вид и где Y. „„ =двоичная перемен-. 4О ная ) разряда ве» личины Y-»

Х ; AX „., — двоичные йеремеиХ ные j разрядов величин Х„, Х;, 45

Х „ соответственно.

Интегро-дифференциальный вычислитель работает следующим образом.

Регистр 1 сдвига содержит и-1 разряд и дополняется элементом 19 smepIII50 ки до и разрядов. В регистр 1 записывается в прямом или дополнительном (если Y „ + О) коде двоичный код начального условия Y

Регистры 2 и 7 (сдвига содержат 55 и-1 разряд и в исходном состоянии очищены.

В регистры 3 и 5 сдвига, которые содержат п разрядов, записывают двоичные коды абсолютных значений на- 60 чальных условий Х; и Х„. соответственно.

Регистры 4 и 6 содержат по 2п разрядов каждый. В младшие и разряды регистра 4 записывают двоичный код 65

960813

Триггер 43 со счетным входом выполняет деление на две частоты выходной последовательности импульсов элемента 42 задержки. Поэтому на третьем выходе блока ll синхронизации действует последовательность им. пульсов частоты f/2n, которая, в свою очередь, делится делителем 44 в и раз. Таким образом, на выходе делителя 44 (четвертый выход блока

11 синхронизации) действует послеЬ довательность импульсов частоты

f/2n, период следования которой определяет время вычисления на одном шаге.

Вычисления начинаются после установки триггера 16 в единичное состояние импульсом четвертого выхода блока 11 синхронизации. Сигнал прямого выхода триггера 16 открывает элементы И 22, 23 и 28, а сигнал его.инверсного выхода закрывает элементы И 20, 21, 24, 25, 29.

Двоичный код начального условия

Y „, начиная с младшего разряда,, сдвигается из регистра 1 через элемент 19 задержки, .блок 12 формирования дополнительного кода, элементы И 22 и ИЛИ 33 в регистр 2.

Елок 12 формирования дополнительного кода управляется сигналом второго выхода блока 10 знака (сигналом триггера 50). так, что прямой код регистра 1 пропускается без изменения, а дополнительный код регистра 1 преобразуется в прямой код. Таким образом, в регистр 2 записывается двоичный код абсолютной величины начального условия l Y; „t знак которого хранится в триггере

50 блока 10 знака.

Единичный сигнал младшего разряда величины (У;„) с,выхода элемента ИЛИ 33 поступает на первый вход элемента И 27, на второй вход которого поступает синхронизирую-. ший ичпульс первого разряда с пятого выхода блока 11 синхронизации.

На выходе элемента И 27 формируется импульс, который устанавливает триггер 17 в единичное состояние.

В рто время на шине 36 действует сигнал знака входной величины Х. который записывается в регистр 45 сдвига блока 10 знака, а по шине 37 последовательно, начиная с младшего разряда, поступает двоичный код абсолютного значения входной величины ! Х„.(, который через элементы И 23 и ИЛИ 34 записывается в регистр 3 сдвига.

Двоичный код абсолютного значения начального условия (Х; „, начиная с младшего разряда, переписывается последовательно с выхода регистра 3 сдвига через элементы И 28 и

ИЛИ 35 в регистр 5. сдвига, из ко5

ЗО

S0

65 торого сдвигается в регистр 7 сдвига, начиная с младшего разряда, двоичный код абсолютного значения начального условия (Х - . Единичный сигнал. младшего разряда вепичины (Х / с выхода регистра 5 сдвига по синхронизирующему сигналу пятого выхода блока 11 синхронизации через элемент И 30 поступает на вход триггера 18, устанавливая его в единичное состояние.

Триггеры 17 и 18 в единичном состоянии открывают элементы И 26 и

31 соответственно, через которые с выходов регистров 4 и 6 сдвига соответственно последовательно, начиная с младшего разряда, сдвигаются двоичные, коды коэффициентов

A u D соответственно.

КоэФФициент A поступает через блок

13 формирования дополнительного кода на вход сумматора 9 в прямом или дополнительном коде в зависимости от знака произведения A ..Y „, сигнал которого действует на втором выходе блока 10 знака. Сигнал знака

A.Y „ совпадает с сигналом знака

У„ „, так как А)0, и фсрмируется на прямом выходе триггера 50, выходной сигнал которого через элемент И

52, открьтый сигналом инверсного выхода триггера 43, и элемент ИЛИ 56 поступает на второй выход блока 10 знака.

Коэффициент D поступает через блок 14 формирования дополнительного кода на вход сумматора 9 в прямом или дополнительном коде в зависимости от знака произведения

D X <, сигнал которого формируется элементом .49 неравнозначности, на входы которого псступает сигнал знака величины Х„ с выхода третьего разряда регистра 45 и сигнал знака коэффициента D — с выхода третьего разряда регистра 46 блока 10 знака.

Сигнал знака D Х„ с выхода элемента 49 неравнозначности через элемент И 55, открытый сигналом инверсного выхода триггера 43, и элемент

ИЛИ 57 поступает на третий выход блока 10 знака.

Таким образом, на входы сумматора

9 поступают в прямом или дополнительном коде двоичные коды коэффициентов A и D, алгебраическая сумма которых с выхода одноразрядного последовательного сумматора 9 поступает на вход сумматора 8, на другой вход которого с выхода элемента ИЛИ 32 поступает нулевой код, так как элементы И 20 и 21 закрыты сигналом инверсного выхода триггера 16.

Алгебраическая сумма коэффициентов А u D с выхода одноразрядного сумматора 8 записывается, начиная с младшего разряда, в регистр 1.

14

960813

Спустя и тактон после установки триггера 16 н единичное состояние, триггеры 16, 17 и 18 сбрасываются в нулевое состояние импульсом второго выхода блока 11 синхронизации. Триггер 16 в нулевом состоянии сигналом прямого выхода закрывает элементы

И 22, 23 и 28, а сигналом инверсного выхода открывает элементы И 21, 24, 25 и 29. Элемент И 24 обеспечивает подключение выхода регистра 3 сдвига к входу регистра 2 сдвига, выход которого элементом И 25 подключается к входу регистра 3 сдвига. Таким образом, регистры 2 к 3 сдвига объединяются в один кольцевой регистр на 2п-1 разряд.

Элемент И 29 подключает выход регистра 7 сдвига к входу регистра

5 сдвига, что приводит к объединению регистров 5 и 7 сдвига в коль- 20 ценой регистр на 2п-1 разряд.

Элемент И 21, открытый сигналом инверсных выходов триггеров.15 и 16, подключает выход регистра 1 сдвига через элемент 19 задержки к входу 25 сумматора 8, что обеспечивает в течение следующих и тактов поступление с выхода регистра 1 сдвига на вход сумматора 8 прямого или дополнительного кода алгебраической суммы коэф- Щ фицкентов A+D.

В это время с выхода регистра. 3 сдвига сдвигаются младший разряд входной величины j X (, сигнал которого проходит через элементы И 24 З и ИЛИ 33 на первый вход элемента И

27, а с выхода регистра 5 сдвига сдвигается младший разряд величины (Х„.„(, скгнал которого поступает на первый вход элемента И 30. В слу- и, чае единичных кодов в младший разряд величин (Х„-(и (Х„ „) элементы

И 27 и 30 срабатывают по импульсу пятого выхода блока 11 синхронизации, что приводит к установке триггеров

17 и 18 в единичное состояние. Сигналй прямых выходов триггеров 17 и

18 открывают соответственно элементы И 26 и 31, через которые с выходов регистров 4 и б сдвига сдви- О .гаются двоичные коды коэффициентов

В и С соответственно. Двоичные коды коэффициентов В и С с выходов регистров 4 и б сдвига преобразуются соответствующими блоками 13 и 14 формирования дополнительного кода и поступают н прямом или дополнительном коде на входы сумматора 9.

Двоичный код коэффициента В преобразуется блоком 13 формирования дополнительного кода н прямой или до- полнительный код н зависимости от знака произведения В.Х,, сигнал которого формируется элементами 47 нераннозначностк блока 10 знака. На входы элемента 47 нераннозначности 63 поступают сигналы знаков величины

Х и В с выходов первых разрядов регистров 45 и 46 соответственно.

Выходной сигнал элемента 47 неравно--.

Значности через элемент И 53, открытый в это время прямым сигналом триггера 43р и элемент ИГИ 56 поступает на второй выход блока 10 знака.

Аналогичным образом формируется элементом 48 неравнозначности сигнал знака произнедения СХ „., который через элементы И 54 и ЙЛИ 57 поступает на третий выход блока 10 знака, управляя блоком 14 формирования дополнительного кода.

Прямой или дополнительный код алгебраической суммы коэффициентов

В и С с выхода сумматора 9 поступает на второй вход сумматора 8, на первый вход которого с выхода регистра 1 через элемент 19 задержки, элементы И 21 и ИЛИ 32 сдвигается прямой или дополнительный код алгебраической суммы коэффициентов A и D, с выхода сумматора 8 двоичный код г.лгебраической суммы коэффициентов A,В,С и D записывается в регистр 1.

Таким образом, в регйстре 1 накапливается за 2п тактов алгебраическая сумма коэффициентов A B,С и

О, после чего триггер 15 устанавливается н единичное состояние импульсом третьего выхода блока 11 синхронизации. Триггер 15 в единичном состоянии открывает сигналом прямого выхода элемент И 20 и закрывает сигналом инверсного выхода элемент

И 21. Элемент И 20 подключает выход регистра 1 к входу сумматора 8 в момент сдвига с выхода регистра 1 второго разряда алгебраической суммы коэффициентов А,B,С и D. В это время с выхода регистра 3 сдвига сдвигается второй разряд величины (У;„(, сигнал которого через элемейты И 24, ИЛИ 33, И 27 поступает на вход установки в единичное состояние триггера 17, а с выхода регистра 5 сдвига сдвигается второй разряд величины (Х; J, сигнал которого через элемент И 30 поступает на вход установки в единичное состояние триггера 18. Триггеры 17 и 18 устанавливаются в единичное состояние, открывая элементы И 26 и 31, через которые.с выходов регистров

4 и б сдвига сдвигаются двоичные коды коэффициентов A u D соответственно.

Двоичные коды произведения коэффициентов A u D на двоичные переменные вторых разрядов величин ! Y „(u I Х

У, у Х„ и Х„.; Х;,, а переключение триггером 15 цепи циркуляции регистра 1 сдвига на и-1 разряд с выхода элемента 19 задержки непосредI0 ственно на выход регистра 1 сдвига. обеспечивает сдвиг информации в регистре 1 сдвига на один разряд.

Спустя 2п тактов после начала вычислений в регистре 1 сдвига на15 капливаются в прямом или дополнительном коде и старших разрядов вы ходной величины У;, знаковый разряд которой с выхода сумматора 8 поступает на второй вход (шина 58) блока 10 знака и через элемент И 51 записывается в триггер 50. К этому моменту времени в регистре 3 сдвига содержится код величины /Х;/, в регистре сдвига 5 - / X„„/ а в р5 РегистРе 7 сдвига - /X

Вычисления на втором шаге и всех последукнцих шагах осуществляется

ЗО аналогичным образом, но с новых начальных условий, которые формируются на предыдущем шаге вычислений.

Таким образом, интегро-дифференциальный вычислитель реализует согласно соотношению (2) любую передаточную функцию, заданную в таблице. Перестройка интегро-дифференциального вычислителя на заданный вид передаточной Функции выполняется заданием коэффициентов А,В,С и 0 в регистрах 4 и 6 сдвига.

Интегро-дифференциальный вычислитель можно использовать для линейных интегро-дифференциальных преобразований любого порядка и по

45 любой зависимой входной переменной.

Чтобы осуществить интегро-дифференциальное преобразование высокого порядка необходимо представить это преобразование в виде произведе50

6S ственно, затем суммируются сумматором 9, с выхода которого алгебраическая сумма коэффициентов A u D поступает на второй вход сумматора

8, начиная с младшего разряда, а на первый вход сумматора 8 с выхода регистра 1 сдвига. сдвигается сумма коэффициентов A,В,С и D, начиная со второго разряда.

Таким образом, установка триггера 15 в единичное состояние приводит к сдвигу на один разряд накопленной суммы коэффициентов в регистре 1 сдвига, обеспечивая этим выполнение операции умножения на два.

После окончания суммирования сумматором 8 всех разрядов, сдвигаемых с выхода регистра 1 сдвига, с сум-. сой коэффициентов A u D триггер 15, сбрасывается в нулевое состояние импульсом второго выхода блока 11 синхронизации. Установка триггера 15 в нулевое состояние обеспечивает подключение выхода регистра 1 сдвига через элемент 19 задержки к первому входу сумматора 8, на второй вход которого с выхода сумматора 9 поступает двоичный код алгебраической суммы произведения коэффициентов В и С на двоичные переменные вторых разрядов величин / Х.f и /Х,/ со-. ответственно.

Действительно, спустя и тактов после установки триггера. 15 в единичное состояние с выхода регистра

3 сдвига сдвигается второй разряд величины /X ./, сигнал которого через элементы И 24, ИЛИ 33, И 27 устанавливает, в случае единичного кода, триггер 17 в единичное состояние, а с выхода регистра 5 сдвига сдвигается второй разряд /Х „.« /, сигнал которого через элемент Й 30 устанавливает триггер 18 в единичное состояние, если во втором разряде сдвигает ся единичный код. С выходов регистров 4 и 6 сдвига сдвигаются через элементы И 26 и 31 соответственно. двоичные коды коэффициентов В и С, которые преобразуются кодами 13 и

14 формирования дополнительного кода .й поступают на входы сумматора 9.

Сумматор 8 суммирует накопленную и сдвинутую на один разряд в регистре 1 сдвига сумму коэффициентов с алгебраической суммой произведения коэффициентов В и С на двоичные переменные вторых разрядов величин

/ Х;/ и /X „ „/ соответственно и результат сдвигается в регистр 1 сдвига.

Дальнейшие вычисления в интегродифференциальном вычислителе выполняются .аналогичным образом. Каждые

2п такта в кольцевых регистрах на

2п-1 разряд, образованных объединением регистров 2 с 3 и 5 с 7.сдвига, ния элементарных передаточных функций, рассчитать их параметры и начальные условия и соединить последовательно ряд одинаковых интегродифференциальных вычислителей в общем случае с различными условиями и коэффициентами А,.B,С и D, В этом случае выходные шины. 38 и 39 каждого предыдущего интегро-дифференциального вычислителя подключаются соответственно к входным шинам 36 и

37 последующего интегро-дифференциаль. ного вычислителя. Причем синхронизация работы всего ряда и нескольких одинаковых йнтегро-дифференциальных вычислителей, реализующих

960813

18

17 каждый свою передаточную функцию, осуществляется от одного и того же блока 11 синхронизации и в этом слу,чае не требуется дополнительных аппаратурных затрат оборудования.

На базе унифицированных интегродифференциальных вычислителей можно реализовать любые виды интегродифференциальных преОбразований, необходимые для задач автоматического управления и моделирования сложных динамических объектов в реальном времени.

Технико-экономические преимущества предложенного интегро-дифференциального вычислителя по сравнению с известным заключаются в повышении быстродействия устройства и точности вычислений. Время вычислений на одном шаге для предложенного интегро-дифференциального вычислителя 20

Т„ =2п /f а для известного Т =Зп /f.

Таким образом, быстродействие предложенного устройства в 1,5 раза больше, чем бйстродействие известного устройства. Повышение точности вы- 25 числений достигается за счет дополнительного члена 0Х; в рекуррент.ном соотношении (1), который не учитывается в известном устройстве.

Повышение точности.в предложенном 3Q интегро-дифференциальном вычислителе позволяет брать более крупный шаг вычислений, и этим еще более уве. личить быстродействие.

Формула изобретения

Интегро-дифференциальный вычислитель, содержащий первый, второй, тре- 4 тий и четвертый регистры сдвига, первый сумматор, блок знака, блок синхронизации, первый и второй блоки формирования дополнительного кода, первый, второй и третий тригге- © ры, элемент задержки, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой элементы И, первый, второй и третий элементы

ИЛИ, причем вход первого регистра сдвига соединен с выходом первого сумматора, первый вход которого соединен с выходом первого элемента

ИЛИ, первый вход которого соединен с выходом первого элемента И, а второй — с выходом второго элемента И, первый вход первого элемента И соединен с выходом первого регистра сдвига и входом элемента задержки, второй вход первого элемента

И соединен с прямым выходом первого триггера, первый вход второго эле-.. мента И соединен с выходом элемента задержки, а второй — с инверсным выходом первого триггера, третий вход первого элемента И соединен с 4S третьим входом второго элемента И, первый вход первого блока формирования дополнительного кода соединен с первым входом второго блока формирования дополнительного кода, а второй — с выходом элемента задержки, лервый вход третьего элемента И соединен с первым входом четвертого элемента И и прямым выходом второго триггера, первый вход которого соединен с первыми входами первого и третьего триггеров, второй вход третьего элемента И соединен с выходом первого блока формирования дополнительного кода, первый вход блока знака является первым входом устройства, второй вход четвертого элемента И является .вторым входом устройства, первый выход блока знака является первым выходом устройства, выход первого блока формирования дополнительного кода является вторым выходом устройства, первый вход пятого элемента И соединен с третьим входом первого элемента И, с первым входом шестого элемента И и с инверсным выходом второго триггера, выход третьего элемента И соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом пятого элемента

И, выход второго элемента ИЛИ соединен с входом второго регистра сдвига, выход которого соединен с вторым входом шестого элемента И, выход четвертого элемента И соединен с первым входом третьего элемента

ИЛИ, второй вход которого соединен с выходом шестого элемента И, выход третьего элемента ИЛИ соединен с входом третьего регистра сдвига, выход которого соединен с вторым входом пятого элемента И, выход четвертога регистра сдвига соединен с первым входом седьмого элемента И, второй вход которого соединен.с прямым выходом третьего триггера, второй .вход которого соединен с выходом восьмого элемента И, первый вход которого соединен с выходом второго элемента ИЛИ, выход седьмого элемента И соединен с вторым входом второго блока формирования дополнительного кода, второй вход блока знака соединен с выходом сумматора, а третий — с:первым выходом блока синхронизации, второй выход блока знака соединен с первым входом первого блока формирования дополнительного кода, второй, третий, четвертый и пятый выходы блока сихронизации соединены соответственно с первым и.вторым входами первого триггера, вторыми входами второго триггера и восьмого элемента И, о т л и ч а ю щ и й— с я тем, что,с целью повышения быст-

960813

20 родействия и точности вычислений, в него введены пятый, шестой и седьмой регистры сдвига, второй сумматор, третий блок формирования дополнительного кода, четвертый триггер, девятый, десятый, одинадцатый и двенадцатый элементы И и четвертый элемент ИЛИ, причем вход пятого регистра сдвига соединен с выходом четвертого элемента ИЛИ, первый и второй входы которого соединены соответственно с вЫходами девятого и десятого элементов И, первый и второй входы девятого элемента И соединены соответственно с выходом третьего регистра сдвига и прямым выходом; второго . !5 триггера, выход пятого регистра сдвига соединен с первым входом одиннадцатого элемента И, второй вход которого соединен с пятым выходом блока синхронизации, а выход - с первым 20 входом четвертого триггера, второй вход которого соединен с вторым выходом блока синхронизации, а прямой выход - с первым входом двенадцатого элемента И, второй вход которого сое 25 динен с выходом шестого регистра сдвига, а выход — с первым входом блока формирования дополнительного кода, второй вход которого соединен с третьим выходом блока знака, а выход - с.первым входом второго сумматора, второй вход которого соединен с выходом второго блока формирования дополнительного кода, а выход — с вторым входом первого сумматора, вход седьмого регистра сдвига соединен с выходом пятого регистра сдвига, первый и второй входы десятого элемента И соединены соответственно с инверсным выходом второго триггера и выходом седьмого регистра сдвига.

Источники информации, принятые,во внимание при экспертизе

1. Неслуховский К.С. Цифровые. дифФеренциальные анализаторы. N., Машиностроение, 1968, с.84 и

196, рис. 15 и 20.

2. Авторское свидетельство СССР. по заявке Ф 2715995/18-24, кл. G 06 Х 1/02, 22.01.79 (прототип).

960813

Фца2

Составитель В.Латышев

Техред N.Tenep КорректорВ.Бутяга

Редактор A.Øèøêèíà

ФилИал ППП Патент, r. Ужгород, ул. Проектная, 4

Заказ 7283/59 Тираж 731 Подписное

ВНИИПИ Государтсвенного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5