Вычислительное устройство для решения дифференциальных уравнений
О П И С А Н И Е < >935954
ИЗОБРЕТЕНИЯ
Союз Советскнк
Соцналнстнческна респубики
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (51) Дополнительное к ввт. санд-ву (22) 3аа»е«27.11.79 (2l ) 2844234/18 24 с присоединением заявки ¹ (23)Приоритет
Опубликовано 15 06.82 ° Бюллетень № 22
Дата опубликования описания 19.06.82 (5I )h%. Кл.
G 06 F 7/64
Гоаударстваанй комитет
СССР ао далан изобретекнй н аткрыткй (53) УДК 681.З (088.8) В. И. Жабин, В. И. Корнейчук, B. С. Козак, А " С. тттткарж ий, А. П. Скочко, В. П. Тарасенко, Е. И. Швец и.- . A. Щербина . (72) Авторы изобретения
J
Киевский ораена Ленина политехнический институт иМ, 50-летия.
Великой Октябрьской социалистической револйщщ (7l ) Заявитель (54) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО ДЛ Я РЕШЕНИ Я
ДИФФЕРЕНЦИАЛЬНЫХ УРАВНЕНИЙ
Изобретение относится к вычислительной технике и может быть применено цля решения систем дифференциальных уравнений.
Известно устройство, решающее дифференциальные уравнения, представляющие собой интегрирующее устройство и предназначенное цля решения дифференциаль- ных уравнений, зацанных в форме Шеннона 1j.
Недостатком этого решения является невозможность использования достаточно точных "самоначинающихся метоцов численного интегрирования, что обуславливает низкое быстродействие, особенно на
13 начальном участке.
Наиболее близким техническим решением к изобретению является устройство, содержащее регистры приращений, первый регистр остатка, выходы которого поцведены ко вхоцам первого сумматора, соединенного со входами блока выделения цифры, второй сумматор, связанный со входами второго блока выделения цифры, в котором шаг интегрирования выполняется за время цвух сложений и одного умн ожени я.
Однако это устройство не обладает недостаточным быстродействием.
Uem þ предлагаемого изобретения является повышение быстродействия.
Поставленная цель цостигается тем, что в устройство, содержащее регистры приращений, цва сумматора, два блока выделения цифры и первый регистр остатка; выхоц которого подключен ко входу остатка первого сумматора, выхоц операнда которого подключен ко входу остатка первого сумматора, выход операнда которого подключен к информационному вхоцу первого блока выцеления цифры, выход операнда второго сумматора подключен к информационному входу второго блока вы целения цифры, введены второй регистр остатка; реша1ощий блок и два коммутатора, причем выхоцы регистров приращений поцктночены к информационным входам коммутаторов, управляющие входы которых
935954 соединены с выходом решающего блока, к информационному входу которого подключен выход первого блока вьщеления цифры, выход первого и выход второго коммутаторов подключены ко вхоцам приращений первого 5 и второго сумматоров соответственно, входы операндов сумматоров подключены ко входу цифры операнда устройства, выхоцы первого и второго блока выделения цифры поцключены к соответствующим входам пер- вого и второго сумматоров соответственно, выходы остатка сумматоров подключены ко
< входам соответствующих регистров, к тактирующему вхоцу устройства подключены управляющие входы блоков выделения циф-15 ры, регистров остатка и решающего блока, а выход второго блока вьщеления цифры подключен к выхоцу результата устройства, и тем, что блок вьщеления цифры содержит регистр констант, сумматор и ре- 20 гистр цифры, причем выход регистра цифры соединен с выходом блока, управляющий вхоц — с управляющим входом блока, а информационный вход — с выхоцом сумматора, первый вход которого соединен с 25 выходом регистра констант, а второй вход подключен к информационному входу блока.
Нв фиг. 1 изображена структурная схема устройства; на фиг. 2 — структурная схема блока выделения цифры. 30
Устройство соцержит регистры (Рг) приращений 1, коммутаторы (К „ ) 2,1 и
2.2, сумматоры(С ) остатка 3, 1 и 3,2, регистры (Р - ) остатка 4,1 и 4,2, блоки (Б,<) выделения цифры 5.1 и 5.2, ре- З шающий блок 6, вхоц (Вх) 7 цифры операнда и выход 8 результата и тактирующий вхоц (Bz.} 9. Выходы гегистров приращений 1 подключены ко входам коммутаторов 2. 1 и 2.2, Выходы KoTopb1x со 40 сдвигом соответственно иа S и S+ — 0 разрядов влево соединены со входами сум-. . маторов 3.1 и 3.2, т.е. в коммуматоре
2,1 выхоц разряда, имеющего вес 2
1 подключен. в сумматоре 3. 1 ко входу разряда, имеющего вес 2", а в коммутаторе 2,2 выход разряда с весом 2" подведен ко входу разряда с весом 2 " г в сумматоре 3,2. Выходы регистров 4 и блоков 5 со сдвигом на адин разряд влево подведены ко входам сумматоров 3„ выходы которых соединены со входами регистров 4 и блоков 5. Вход 7 со сдвигом соответственно на р и tj разряцов вправо поцключен ко входам сумматоров
3.1 и 3.2, гпе
55 с; — выраженная в количестве циклов задержка появления на выходе блока 6 цифры результата с весом р< относительно поступления на его вхоц цифры аргумента с таким же весом, а / (- функция округления цо ближайшего большего целого.
Кроме того выходы блока 5. 1 подсоединены ко вхоцам блока 6, в котором вычисляется правая часть, связанная с управляющими входами коммутаторов 2, выходная шина 8 попключена к выходам блока
5.2, а тактирующая шина 9 связана с управляющими входами регистров 4 и блоков 5 и 6. Блоки вьщеления цифры 5 соцержат регистры константы 10, сумматор
11 и регистр цифры 12. Входы блока 5 и выходы регистра 10 подключены ко вхоцам сумматора 11, выходы которого поцведены ко входам регистра цифры 12, управляющий вход и вь<хопы которого являются управляющим вхоцом и выходами блока 5.
В качестве решающего блока может быть использовано любое арифметическое устройство, позволяющее формировать разряды результата последовательно, по мере поступления на его входы соответствующих разряцов операндов, (т.е. устройство, позволяющее совмещать во времени процессы поразрядного ввода операнцов и поразрядной выдачи результата}.
Устройство реализует неявный метоц средней точки и " " (>и+ "("и+ Ч ) и работает в избыточной Р -ичной системе счисления, где цифры принимают значения из множества (R<,R<+<,R„+R,...,Rq),К -К„ъР
В исходном состоянии (цепи установки исхопчого состояния не показаны) врегистрах приращений 1 записаны коды:
R„è,(0+1)Ô,..., R, (Rq1) A l 2,.",к ь Я., в регистрах константы 10 записаны кодыP "- 5 <, а в регистрах 4 и 12 записаны нули.
В каждом 1 -ом цикле вычисления на вхоцную шину 7 поступает цифра операнда (,„, имеющая вес P ", где щколичество разрядов, после которых фиксируется запятая, и складывается в соответствующих разрядах сумматоров 3 с по«. ступающими также на них кодами с выходов регистров 4, блоков 5 и коммутаторов 2. Причем цифра „, поступающая с выхода блока 6 управляет коммутаторами
2 таким образам, что ко входам сумматара 3.1 подключаются выходы регистра
ÉÇÈÌ4 6 вания при достаточно бобьшом количестве ц шагов M практически не зависит от разрядности функций и стремится к Тсо =
=(0+1)t<. (Для примера из таблицы это
5 время равно четырем тактам сложения).В а- известном устройстве процесс интегрирования на данном шаге не может быть сово мешен с процессом интегрирования Hs llo слепуюших шагах, а кажаый шаг интегрирования выполняется эа время авух сложений и одного умножения, т.е. время интегрирования в известном устройстве возрастает с увеличением раэряаности и пре восхоаит среанее время выполнения шагав предлагаемом, устройстве. Если учесть, 1 . что в известном устройстве (реализующем ае формулу интегрирования первого поряака) аля получения той же точности, что и в предлагаемом (гае реализована формула
20 второго порядка) требуется значительно уменьшить величину шага интегрирования, (а при этом во столько же раз увеличивается время вычисления) то вполне очео видно, что цель изобретения с помощью
25 преалагаемого технического решения аоссти гается.
f = ((g+>) м+> ->)t
1, соаержашего коа 9. - Я/, а к сум матору 3.2 — регистр 1, содержащий ко „.. Ф(. При этом с выхоаа блока 5.2 на выхоаную шину 8 поступает значение . цифры результата Чи, имеющей вес
Р " . Каждый цикл занимается сигн лом в тактирующей. шине 9, по которому коды, сформированные на выхоае суммат ров 3, заносятся в регистры 4, коаы, сформированные на выхоае сумматора 11 заносятся в регистр 12, в блок 6 поаготавливается к приему очереаной цифры.
Работа устройства на примере интегр ( рования аифференциального урсвня Y = Y аля адоичной системы счисления с цифра ми 1, О, 1, при Уи =11010111, 4=01 иллюстрируется прилагаемой таблицей, r получен результат
У„„= <«оооо .
Преалагаемое устройство позволяет формировать на выходе разряаы значения искомой функции в и+1 -ой точке с вы аержкой на 0+1 циклов относительно вв аа в устройство соответствующих разряаов функции в точке. Это позволяет при после аовательном соеаинении устройств приступить к выполнению очередного шага интегрирования не после окончания преаы30 аущего шага, а непосредственно после Iloлучения первых раэряаов результатов этого шага. Таким образом, процессы интегрирования на И-ом, И+1 -«>r-И+2 -ом,... шагах (lpga использовании преалагаемых устройств могут быть совмещены во вре-.З5 мени, и время выполнения M шагов составляет: гае И - разряаность преастввления функ40 ций; Q+ - время суммирования, а среанее время выполнения оано э шага интегрироПреалагаемое устройство позволяет не только уменьшать время вычисления (эа счет совмещения во времени операций, относящихся как к оаному, так и разным шагам интегрирования), но и сохранить обьем вычислений по сравнению с устройствами, реаливукзцими явные методы интегрирования. В преалагаемом устройстве на каждом шаге интегрирования вычисляется только оано значение правой части, тогда квк в известном устройстве при реализации метоаа Рунге-Кутта того же поряака на квжаом шаге интегриро-. вания правую часть необхоаимо вычислять ава раза, 8 8 о4 8
) о о о о о о о
А3
0)
2 и о о
О, ж
1 о о о о о о о о о
8 О
f o
8I о о о о
О о о т4 о>.о
f»
f4
О
Ф)
2 о о
Р)
2 о о о
С4
Ю о о о о о о о о о о о о о
О о
to о о т-I
fQ °
i3 а
> o о о (Q ю а
Kl 2 а о
Б
К
444 Ф U3 а Я
В й
f»
О, Ю о о о о
O О
ОО 0 ц (Ц т б ° CO
Q, Kl
<0 И к ж (Ч р
Al к
o o
935954
О
07
2 о о о о о о о о
ol а
Ж о а
z о о
Al (Q
f8
Ж о о о о о о о о о
СЦ р
О
2 д
CQ
o o т4 . (»
Ч д
o o
СЧ
Д)
2 о о о о о
О Ф а и о о о о о Ф
О, z о
О, й. о
О
Я
Я
Д ж о о о
О} с4
hc о о о о о
1 о о о сз о
О1
07 о а
Е с4
07
v о о
Q, ".Я сЯ
0)
2 о
v о о о о о о о о о о о с4
lQ
Л
8
Й сО
t»
Ц и и о
0)
v о о а
X с9
2 о о о
Г а
0)
Б
v о а
Ю и
%" 4 о ф4
7 4 о о о о о о
% 4 о о о
LQ
f3 к. Ф с. а и ж
О)
03 х
v о о о о о о
O + Ф
0".
И
Е о о. ж о о о о о
Я с4
Щ ю 4
fQ ."а .v
%-4 ф»
03 д и к
М Ф
v v о о о о о с4 ф
Г а
Щ
z а о о о а
Щ й
935954
Q O о о
О с4 д к
М Я
o o у4
ol ц и
v .v
О С 8 о
) 1-1
° с
Xg д, и о ж
935954
4Р
О
О
О
О (Ц
03
2 о
О
Е4
О
Г.
2, t5 ж о а ж (Щ
0 и
Я
С9
v и
О
О
Я
О
О
О о о
О о
О о о
О
О
О (»
Б
Х
cQ с4 Ф
СЦ
t
Б
К й
8)а
i O
° л
g) °
2 Q, v
О
О
О
0)
2 о
О
С»
О, Ж
0)
v и
О
С4
О о
О
О о
О о
О о
О
О о
О о ,о о о
Щ
f5
z v
О
O о
СЯ
2 и
2
М
l
Б
М
И
К
О л
О
О
О
Gj
0»
О й
О
О
О
О о
О Ф а
О
О
Я
Щ
Я 2
oj o
О
О о (0
Л
K о о
О
O о
О. ж
С4
О) х д
v v о
О
О
О
О
Я Ф й.
О
О
О
О
О
Ч
J а
g o
О
Al е
Я Я
m 4
> v
1 о
O O о о
О
О л л
Д 2
z v. 14
О
С )
v и о а (О
СЯ
С ) и и и. о
C а
t0 х о
3 М ф-»
3 4 о о о о ф-4 о
° 4 т4 т-4 о л о о о о о о
О .
Э ж -4
0)
2 и
0)
2 и о о ( а ф
74 о
Р4
° ( н о 4 о т4 о о о о
Б к
Ш Ф а
t0
1 о о о о
О
О. о.
1-4
Ф щ а Д в
935954
c4 (,» Я °
> к
М д и
1-4 т. м4 о о о т-4 д и
М fA
o o о о
°
Я Ф и . а
t5 ."а
g о о (Я р
tQ ц
Д и
CO
Я и ж v
15 9359
Получаем результат f „„=. 1001010 1
Ф ормула изобретения
1, Вычислительное устройство цля решения дифференциальных уравнений, содержащее регистры пририпений, два сумматора, два блока выделения цифры и первый реестр остатка, выход которого подключен к входу остатка первого сумматора, выход операнда которого подключен к информационному входу первого блока выделения цифры, выход операнда второго сумматора подключен к информационному вхоцу второго блока выделения цифры, о тл и ч а ю щ е е с я тем, что, с цельюповышения быстродействия, в него введены решающий блок, два коммутатора и второй регистр остатка; выход которого соединен с вхоцом остатка второго сумматора, О причем выходы регистров приращений подключены к информационным входам коммутаторов, управляющие входы которых соединены с выходом решающего блока, к информационному входу которого подключен выход первого блока выделения цифры, выход первого и выход второго коммутаторов подключены к вхопам приращений первого и второго сумматоров соответственно, входы операндов сумматоров подключены к 30
16 входу цифры операндов устройства, выходы первого и второго блоков выделения цифры подключены к соответствующим вхоцам первого и второго сумматоров соответст венно, выходы остатка сумматоров подключены к вхопам соответствующих регистров, к таКтирующему входу устройства подключены управляющие входы блоков вы-! деления цифры, регистров остатка и решающего блока, а выхоц второго блока выделения цифры подключен к выходу результата устройства.
2. Устройство по п. 1, о т л и ч a— ю щ е е с я тем, что блок выделения дифры соцержит. регистр констант, сумматор и регистр цифры, причем выход регистра цифры соединен с выхопом блока, управляющий вход —. с управляющим входом блока, *. а информационный "вход — с выходом сумматора, первый вход которого соединен с выходом регистра констант, а второй вход подключен к информационному входу блока.
Источники информации, принятяе во внимание при экспертизе
1. Автооское свипетельство СССР
М. 637833, кл. G 06 Х1/02, 1975.
2. Авторское "випетельство СССР
i4 568060, кл. G 06 J 1/02, 1974 (прототип).
935954
Составитель C. Громова
Редактор Л. Повхан Техред К.Мыцьо Корректор И. Муска
Заказ 4213/52 Тираж 731 . Подписное
ВНИИПИ Государственного комитета СССР но делам изобретений и открытий 113035, Москва, Ж-35, Рауаккая наб., д. 4/5
- .Филиал ППП Патент», г. Ужгород, ул. Проектная, 4
