Интегро-дифференциальный вычислитель

 

Союз Советских

Соцмапмстмческмх

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (>955051

J

° «Ъ .г г (6l ) Дополнительное к авт. свид-ву (22) Заявлено 12.06.80 (21) 2950264/1 8-24 с присоединением заявки № (23)Приоритет(5 E ) М. Кл. ю

Я 06 F 7/64

3Ьоудоретеенны6 комитет

СССР ао делон нзобретеннй и открытий

Опубликовано 30.08.82. Бюллетень № 32 (53) УЙК681.14 (088.8) Дата опубликования описания 30.08.82

Г.Л. Баранов и В.Л. Баранов (72) Авторы изобретения

Институт электродинамики АН Украинской ССР и Ордена Ленина институт кибернетики АН Украинской ССР: (71) Заявители (54) ИНТЕГРО-ДИФФЕРЕНЦИАЛЬНЫЙ ВЫЧИСЛИТЕЛЬ

Изобретение относится к автоматике и вычислительной технике и может быть использовано для моделирования и управления динамическими объектами в различных отраслях промышленности. 5

Известны. цифровые интегро-дифференциальные устройства типа цифровых диф ференпиальных анализаторов, которые содержат рчд цифровых интеграторов, ком.мутируемых между собой согласно задан:- >о ному интегро-дифференциальному преобразованию (11 .

Недостатками таких интегро-дифференциальных устройств является низкое быстродействие и сложность реализации.

Наиболее близок к предлагаемому интегро-дифференциальный вычислитель, содержаший первый, второй, третий и четвертый регистры сдвига, сумматор, два блока формирования дополнительного кода, 20 блок знака, первый, второй, третий и чет вертый коммутаторы, триггер, элемент задержки, два элемента И и блок синхронизации, первый выход которого соединен с первым входом блока анака, второй и третий входы — с первой входной шиной интегрс-дифференциального вычислителя и выходом сумматора соответственно, вход и выход первого регистра сдвига соединен соответственно с выходом сумматора и входом элемента задержки, лет вый и второй входы сумматора соединены соответственно с выходом первого коммутатора и выходом первого блока формирования дополнительного кода, первый и .второй входы которого подключены с соответственно к выходу первого элемента И и первому выходу блока знака, пер» вый вход первого коммутатора соединен с выходом второго коммутатора, первый и второй входы которого соединены соответственно с выходом первого регистра сдвига и выходом элемента задержки, второй блок формирования дополнительного кода соединен первым входом с выходом элемента задержки и вторым входомсо вторым выходом блока знака, выход третьего коммутатора соединен с первым, 51

3 9550

axoltoM второго элемента И и входом вто- рого регистра сдвига, выход которого соединен. с первым .входом четвертого ком мутатора, выход и вход третьего.регистра сдвига соединен соответственно с пер- у вым входом третьего коммутатора и вы- . ходом четвертого коммутатора соответственно, прямой выход и первый вход трщ гера соединены соответственно с-пер1 вым входом первого элемента И,и выхо 10 дом второго элемента И, блок сигнализа ции соединен вторым выходом и третьим входом второго коммутатора, третьим выгг ходом - со вторым входом третьего ком- . мутатора, четвертым выходом - .со вторы д ми входами первого и четвертого коммутаторов, пятым выходом - со вторым вхо дом второго элемента И и шестым выхо-. дом - со вторым входом триггере $2(.

Недостаток известного устройстваувеличение ацпаратурных затрат при численном .интегро-дифференциальном преобразовании высокого порядка.

Ueax изобретения - сокращение оборудования. 2S

Поставленная цель достигается тем, что в интегро-дифференциальный вычисли-: тель, содержащий первый регистр сдвига, вход, которого соединен с выходом сумматора и первым входом блока формирова-З0 ния знака, второй вход которого соединен со входом знака входной информации вычислителя, .третий вход - с первым входом блока синхронизации, первый выход блока формирования знака соединен с первым входом первого формирователя дополнительного кода, а второй выход является выходсм. знака выч.ислителя и соединен с первым входом второго формирователя дополнительного кода, второй вход которого

40 .подключен к первому входу первого коммутатора и выходу элемента задержки, вход которого соединен с выходом первого регистра сдвига и вторым входом пер вого, коммутатора, выход которого подключен к первому входу второго камму татора, выход которого подключен к пер- . вому входу сумматора, второй вход .которого соединен с выходом первого фор-;.„ мирователя дополнительного кода, второй вход которого подключен к выходу первого элемента И, первый вход которрого соединен с выходом триггера, первый вход которого подключен к выходу второго элемента И, первый вход которо

° го соединен со вторым выходом блока синхронизации, третий выход которого поа ключен ко второму входу триггера, а второй вход второго элемента И соединен с выходом третьего коммутаторе н входом второ о регистра сдвига, третий регистр сдвига и четвертый коммутатор, первый вход которого соединен со входом абсолютной величины вычислителя,-а выходсо входом четвертого регистра сдвига, введены пятый, шестой, седьмой и восьмой регистры сдвига и пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый и двенадцатый коммутаторы, причем йервый вход пятого коммутатора соедИнен с выходом второго формирователя дополнительного кода- и первым вхо-4 дом шестого, коммутатора, второй sxoa — .

c четвертым выходом блока синхронизации, вторым входом второго коммутатора и первым входом седьмого коммутатора, третий вход - с выходом цятого регистра сдвига, являющимся выходом йреобразования вычислителя, первым входом вось мого коммутатора и первым входом девяг того коммутатора, а выход - с первым входом десятого коммутатора, второй вход которого подключен к пятому.выходу блока синхронизации и второму входу девятого коммутатора, третий вход которого соединен с третьям входом десятого коммутатора, и выходом шестого ре-, гистра сдвига, вход которого подключен к выходу десятого коммутатора, выход " девятого коммутатора соединен со входом пятого регистра сдвига, шестой выход блока синхронизации подключен к первому входу одиннадцатого коммутатора и первому входу, двенадцатого коммутатора, второй вход которого соединен со втс рым входом одиннадцатого коммутатора и выходом .седьмого .регистра сдвига, вход которого подключен ко второму Вхо ду первого элемента И и выходу одиннадцатого коммутатора, третий вход которого соединен с третьим входом двенадцатого коммутатора и выходом восьмого регистра сдвига, вход которого под.ключен к выходу двенадцатого коммутатора, седьмой выход блока синхронизации соединен с третьим входом первого коммутатора, во ьмой выход блока синхронизации соединен с первым входом третье го коммутатора, второй вход которого подключен.к выходу третьего регистра сдвига, вход которого соединен с выходом седьмого коммутатора, второй вход кото рого подключен к выходу второго регистра сдвига, а тетретий вход - к выходу шестого коммутатора, второй вход которого соединен со входом абсолютной величины вычислителя, а третий вход - с девяъ тым ывыходом блока синхронизации и вто955051 рыми входами четвертого и восьмого коммутаторов, третьи входы которых подключены к выходу четвертого регистра сдвига, выход восьмого коммутатора соединен с третьим входом третьего коммутатора, 5

На фиг. 1 изображена структурная схе> ма интегро-дифференциального вычислителя; на фиг. 2 - структурные схемы блока формирования знака и блока управления.

Интегро-дифференциальный вычислитель >О содержит восемь регистров 1-8 сдвига, сумматор 9, два блока 10 и 11 формирования дополнительного кода, блок 12 формирования знака, блок 1 3 синхронизации, триггер 14, элемент 15 задержки, два 15 элемента И 16 и 17, двенадцать коммутаторов 18 — 29 и две входные шины 30 и 31.

Выход регистра 1 сдвига соединен со входом элемента 15 задержки и первым 20 входом коммутатора 19, выход и второй вход которого соединены соответственно с первым входом коммутатора 1 8 и выходом элемента 15 задержки.

Выход регистра 2 сдвига соединен 25 с первым входом коммутатора 21, выход которого соединен со входом регист» ра 3 сдвига. Вход регистра 2 сдвига соединен с первым входом элемента И 17 . и выходом коммутатора 20, первый вход 50 которого подключен к выходу регистра 3 сдвига.

Вход регистра 4 сдвиг подключен к выходу коммутатора 29, первый и второй входы которого соединены соответственно с выходами регистров 8 и 4 сдвига.

Выход регистра 5 .сдвига соединен со

Входом Вход регистра 7 сдвига подключен к выходу коммутатора 24, первый и второй входы кото рого соединены соответственно со входной шиной 31 и выходом регистра 7 сдвига.

Вход регистра 8 сдвига подключен к выходу коммутатора 28, первый и второй входы которого соединены соответственно с выходами регистров 8 и 4 сдвига.

Вход регистра 1 сдвига подключен к выходу сумматора 9, первый и второй входы которого соединены соответственно с выходом коммутатора 18 и выходом блока 10 формирования дополнительного кода, первый и второй входы которого подключены соответственно к выходу элемента И 16 и первому выходу блока 12 формирования знака, первый вход которого соединен с первым выходом блока 13 синхронизации, Первый и второй входы блока 11 формирования дополнительного кода соединены соответственно с выходом элемента 15 задержки и вторым выходом блока 12 формирования знака, второй и третий входы которого подключены соответственно ко входной шине 30 и выходу сумматора 9.

Выход блока 11 формирования дополнительного кода соединен с первыми входами коммутаторов 22 и 23.

Блок 1 3 синхронизации соединен это рым выходом с третьими входом коммутатора 19, третьим выходом - со вто- . рым входом коммутатора 20, четвертым выходом - со вторыми входами коммутаторов 18, 21 и 23, пятым выходомсо вторым входом элемента И 17, выход которого подключен к первому входу триггера 14.

Второй вход и прямой выход триггера

14 соединены соответственно с шестым выходом блока 1 3 синхронизации и первым входом элемента И 16, второй вход которого подключен к выходу коммутатора 29.

Выход коммутатора 23 подключен к первому входу коммутатора 25, выход и второй вход которого соединены соответственно со входом и выходом регистра

5 сдвига. Выход регистра 6 сдвига подключен к третьему входу коммутатора 23, второму входу коммутатора 26 и первому входу коммутатора 27, выход и второй вход которого соединены соответст венно с третьим входом коммутатора 20 и выходом регистра 7 сдвига.

Третий вход коммутатора 21 подклк>чен к выходу коммутатора 22:, второй вход которого соединен со входной шиной 31.

Седьмой выход блока 13 синхронизации подключен к третьим входам комму таторов 22, 24 и 27. Восьмой выход блока 13 синхронизации соединен с третьи. ми входами коммутаторов 25 и 26. ревя"ь тый выход блока 13 синхронизации сое( динен с третьими входами коммутатора

28 и 29.

Блок 12 формирования знака (фиг. 2) содержит три регистра 32-34 сдвига, три коммутатора 35-37, распределитель

38 импульсов, элемент 39 неравнозначности, входные шины 30 и 40 и выходные шины 41 и 42.

Блок 13 синхронизации содержит генератор 43 тактовых сигналов, делитель 44

7 9550 частоты элемент 45 задержки, счетчик

46, делииель 47 частоты, триггер 48, дешифратор 49 и выходные шины 50-57.

Входная шина 30 первого входа интег ро-дифференциального вычислителя под- . 5 ключена к информационному входу двухразрядного регистра 32 сдвига, шина сдвига которого соединена с выходом делителя 4 ) n 47.

Информационный вход регистра 33 сдвига, содержащего 61+1 разряд, соединен шиной 40 с выходом сумматора 9.

Выход регистра 34 сдвига емкостью в разрядов соединен со .своим входом и первым входом элемента 39 неравноэначности, второй .вход которого подключен к выходу коммутатора 35. Выходы первых разрядов регистров 32 и 33 сдвига соединены с первым и вторым входами коммутатора 36 соответственно. Вы- 20 ходы второго разряда регистра 32 сдвига и (0+1)-го разряда регистра 33 сдвига соединены с первым и вторым входами коммутатора 35 соответственно.

Первый, второй и третий входы комму-2З татора 37 соединены соответственно с выходом коммутатора 26, выходом и -го разряда регистра 33 сдвига и выходом, элемента 39 неравнозначности. Вход распределителя 38 импульсов соединен So с выходом элемента 45 задержки. Три управляюших входа коммутатора 37 соединены с соответствуюшими тремя входами распределителя 38 импульсов.

Выход коммутатора 37 подключен к выходной шине 41, которая является первым выходом блока 12 формирования знака,.

Выход первого разряда регистра 33 сдвига соединен с выходной шиной 42, которая является вторым выходом блока

12 формирования знака.

Выход 43 генератора тактовых сигналов блока 13 синхронизации подключен ко входу делителя 14 частоты, выход кото рого соединен с входом элемента 45 за- держки, первым входом триггера 48 и выходной шиной 54. A

1 е е (2) а,(pj

Все звенья интегро-дйфференциального преобразования на каждом шаге вычислений обрабатываются последовательно до последнего. Входной величиной для каждого звена интегро дифференциального преобразования, кроме первого, является

Выход элемента 45 задержки соединен со входом счетчика 46 и выходной шт ной 53. Выход счетчика 46, имекяцего коэффициент пересчета Зп,, соединен со входом делителя 47 частоты и шинами сдвига регистров 33 и 34 блока 12 форSS

° мирования знака.

Выход делителя частоты 47 соединен со вторым входом триггера 48, прямой выход которого подключен к выходной ure51 8 не 55 и третьим входам коммутаторов 35 и 36 блока 12 формирования знака.

Выходы триггеров счетчика 46 подключены KD входам дешифраторов 49, выходы которого соединены с выходными шинами 50, 51, 52, 56 и 57 блока 13 синхронизации.

Выходные шины 50-57 являются вторым, третьим, четвертым, пятым, шестым, седьмым, восьмым и девятым входами блока 13 синхронизации.

Интегро-дифференциальный вычислитель реализует в цифровой форме .передаточную функцию и -oN степени вида

rae %((Pj - передаточная функция Г-го звена интегро-дифференциал ного преобразования, реализуемого иэ rl звеньев.

Каждое 3 звено с интегро-дифференциальным преобразованием 4 (Р) интегродифференциальный вычислитель реализует согласно рекуррентному соотношению ех . „+ eYe, „ С хе,;

1 ! I /3 нде g и Е„q - значения выходной ве личины для l -го звена интегро-дифференциального преобразования на. -ом и (-1)-ом шагах вычислений соответственно, К Е; и ХЕ, - значения входной величины для Е -ro звена интегро-дифференциального преобразования на -ом и (» -1 )-ом шагах вычислений соответствеь но;

АЕ, ВЕ и СЕ - постоянные коэффициенты, от значений которых зависит вид интегро-дифференциального преобразования

Заданное интегро-дифференциальное преобразование высокого порядка представляется согласно (1 ) в виде произведения

П элементарных интегро-дифференциальных звеньев W (Р), для каждого иэ которых производят предварительный рас чет постоянных коэффициентов АЕ, БЕ и

Се.

958051

10 выходная величина предыдущего звена; т. е.

Х,„=1, 1 Ф

Х ° = (е,-- е-„1, = 2 3,... tt, Интегро-дифференцияпьный вычислитель оперирует с двоичными переменными, для которых соотношение (2) прини мает вид

15 гдето — двоичная переменная j -го

1 -11 разряда, величины Y(„1

1"

X4 .,)(- двоичные .переменные ) -ых в, „ > разрядов величин X р; 1 и

Х р „ соответственно;

1 20

tt — - количество звеньев (вида

% (Р), входящих в интегродифференциальное преобразование), равное количеству разрядов представления двоичных

5 переме нных.

Интегро-дифференциальный вычислитель работает циклическим образом, выполняя последовательно интегро-дифференциальное преобразование над двоичным кодом входного сигнала согласно выражению (4).

В конце (1 -1)-ro шага вычислений в регистре 1 сдвига на (p-1)-ый разряд додополняется элементом 15 задержки до

А ррааээрряяддоовв, содержится П -разрядный двоичный код выходной, величины У „ <, 3S вычисленной на (-1).-ом шаге. В регистре 8 сдвига емкостью в 3 (П -1) слов, кажное иэ которых содержит П двоичных разрядов, записаны поспедова . тельно двоичные копы коэффициентов A), 4О

В Е и С-Е (где Е =1. 2. -., (И-1) обозначает порядковый номер звена интегро-дифференциального преобразования. В регистре 4 сдвига емкостью в три раслова по tt разрядов каждое записаны

45 двоичные копы коэффициентов А, В> и

С последнего по порядку „ -го звена. интегро-дифференциального преобразования .

В регистре 5 сдвига емкостью в (tt -1) слово по rl разрядов каждое содержат=я двоичные коды абсолютных значений выходных величин звеньев интет ро-дифференциального преобразования с первого по (tt-1)-ый вычисленные на 55 предыдущем (-1)-ом шаге вычислений.

В регистре 6 сдвига емкостью в одно сло во на il разрядов содержится выходная величина последнего tt -го звена интегро-дифференциального преобразования.

Регистр сдвига на (И -1)-ый разряд и регистр 3 сдвига на 2 tt. разрядов обеспечивает в процессе вычислений хранение двоичных кодов Х О, „g <; „, Х о „.

В регистре 7 сдвига на и разрядов хранится абсолютное значение входной величины Х, 1 интегро-дифференциально. го вычислит.еля от предыдущего шага вычислений, знак которой хранится в блоке 12 формирования знака.

Каждый шаг вычислений начинается в момент генерации на седьмом выходе блока 1 3 синхронизации управляющего сигнала длительностью в и. тактов, который переключает коммутаторы 22, 24 и

27, Одновременно на третьем выходе блока 13 синхронизации вырабатывается управляющий сигнал длительностью 2 и тактов, пействуюший на коммутатор 20, а на четвертом выходе блока 13 синхронизации вырабатывается уцравляюший сигнал длительностью tl тактов, действующий на коммутаторы 18 21 и 23.

На девятом выходе блока 13 синхронизации в это время формируется управляющий сигнал длительностью в 3 tt тактов, который переключает коммутаторы 28 и 29.

Входная шина 31 подключается коммутаторами 21 и 22 ко входу регистра 3 сдвига и коммутатором 24 - ко входу регистра 7 сдвига, выход которого подключается коммутаторами 20 и 27 ко входу регистра 2 сдвига. Двоичный код абсолютной величины входного сигнала на 1 -ом шаге вычнспеннй, поступающий последовательно во времени, начиная с младших разрядов, по входной шине 31, записывается за и тактов в регистр 3 сдвига, емкость которого составляет 2 tl разрядов. Одновременно с этим двоичный код абсолютной величины входного сигнала на предыдущем (< -1)-ом шаге вычислений, который хранился в регистре 7 сдвига, переписывается с выхода регистра

7 сдвига через коммутаторы 27 и 20 в регистр 2 сдвига, имеющий емкость в (И -1 ) разряд. По мере освобождения старших разрядов регистра 7 сдвига в них записывается через коммутатор 24 двоичный код входного сигнала на 1 -ом шаге, действующий на входной шине 31.

Сигнал знака входного сигнала, поступающий по входной шине 30, записывается в блок 12 формирования знака.

Коммутатор 18 разрывает на и тактов цепь циркуляции двоичного кода ре11 9550 гистра 1 сдвига через сумматор 9. Коммутаторы 23 и 25 подключают выход блока 11 формирования дополнительного кода ко входу регистра 5 сдвига, выход которого подключается коммутатором 26, ко входу регистра 6 сдвига .емкостью в й. разрядов.

Прямой или дополнительный код выходной величины интегро-дифференциального вычислителя на (-1)-ом шаге 10 сдвигается с выхода регистра 1 через элемент 15 задержки, блок 11 формирования дополнительного кода и коммутаторы 23 и 25 в регистр 5 сдвига, с выхода которого в это время сдвигается 15 двоичный код абсолютного значения выходной величины первого звена интегроаифференциального преобразования на (ii -1)-ом шаге вычислений. Блок 11 формирования дополнительного кода по 20 сигналам второго выхода блока 12 фор мирования знака преобразует дополнитель. ный код регистра 1 сдвига в прямой код.

Таким образом, в регистр 5 сдвига записывается прямой код авсолютного зна- 25 чения выходной величины интегро-дифференциального вычислителя.

Если с выхода регистра 7 сдвигается в младшем разряде входной величины на ((-1 )-ом шаге единичный сигнал,. который через коммутаторы 20 и 27 поступает на первый вход элемента И 17, то сигнал пятого выхода блока 13 синхронизации поступает через элемент И 17 на первый вход триггера 14. который

35 переходит иэ нулевого состояния в еаиничное. В этом случае на прямом выходе триггера 14 формируется сигнал, который открывает элемент И 16. В это время с выхода регистра 8 сдвигается, начиная

40 . с младших разряаов, двоичный код коэффициента А, котбрый записывается через коммутатор 29 в регистр 4 сдвига и через элемент И 16, блок 10 формирова- ния дополнительного кода и сумматор 9

45 записывается в регистр 1 сдвига. Блок

10 формирования дополнительного коаа управляется сигналом первого выхода блока 12 формирования знака так, что . при положительном знаке произведения .

А " двоичный код коэффициента А1

1-1 проходит беэ изменения, а при отрицательном знаке - преобразуется в дополнительный код.

Спустя t3 тактов после начала вы° числений на g -ом шаге на четвертом

55 и седьмом выходах блока 13 синхронизации начинают действовать сигналы управления, которые переводят коммута12 торы 18, 21, 23 и 22, 24, 27 соответ ственно в исходное положение. В этом случае коммутатор 18 подключает выход коммутатора 1 9 к первому входу сумматора 9, коммутатор 21 подключает выход регистра сдвига 2 к выходу регистра сдвига 3, коммутатор 23 подключает выход регистра 6 сдвига к первому входу коммутатора 25, коммутатор 22 подключает выход блока 11 формирования дополнительного кода к третьему входу коммутатора 21, коммутатор

24 подключает регистр 7 сдвига к его входу, коммутатор 27 подключает выход регистра 6 сдвига к третьему входу коммутатора 20. После этого выходной сигнал первого звена на (1 -1 )-ом шаге сдвигается с.выхода регистра 6 через коммутаторы 27 и 20 в регистр 2 сдвига, с выхода которого через коммутатор 21 сдвигается в регистр 3 (p -1)-ый разряд двоичного кода входной величины на (j -1)-ом шаге. Если в младшем разряде двоичного кода У, „ñoäåðæèòñÿ

I единичный код, то единичный сигнал с выхода регистра 6 савига через коммутаторы 27 и 30 поступает на первый вход элемента И 17, на втором входе . которого аействует сигнал пятого выхода блока 1 3 синхронизации. В этом случае триггер 14 устанавливается в единичное состояние выходным сигналом элемента

И 17. Если в младшем разряде величины Y „ содержится нулевой код, то

1 триггер 14 устанавливается в нулевое. состояние сигналом шестого выхода блока 13 синхронизации. При единичном состоянии триггера 14 сигнал с его прямого выхода открывает элемент И 16.

Двоичный код коэффициента В сдвигается с выхода регистра 8 через коммутатор 29 в регистр 4 сдвига, а также через элемент И 16 и блок 10 формирования дополнительного кода — на второй вход сумматора 9, на первый вход которого в это время с выхода регистра 1 через элемент 1 5 задержки и коммутаторы 1 8 и 1 9 сдвигается двоичный код коэффициента А, Результат суммирования коэффициентов А и В записывается с выхода сумматора 9 в регистр

1 сдвига. Блок 10 формирования дополнительного кода в это время управляется сигналом знака произведения l3„ „„»,, действующим на первом выходе блока 12 формирования знака, Спустя 20 тактов после начала вычислений на (i -1)-ом шаге на третьем выходе блока 13 синхронизации формируется

1 14

B кольцевом регистре сдвига, образованном объединением регистров 2 и 3, емкостью в 3 (й-1) разряд за 3 Ф, тактов происходит сдвиг на один разряд так что с сигналами с пятого выхода блока

1 3 синхронизации, действующими на втором входе элемента И 17, совпадают сигналы вторых разрядов величин Х „ » °

Х .

Спустя 3 П тактов после начала вычислений на втором и девятом выходах

Ьлока 1 3 синхронизации формируются сиг налы управления, которые переключают коммутаторы 19 и 28, 29 соответствен- но. Коммутатор 19 подключает выход регистра 1 сдвига через коммутатор 18 к первому входу сумматора 9. Этим ооеспечивается сдвиг в регистре 1 двоичного кода накопленной суммы коэффициентов А„, В» и С на один разряд или умножение этой суммы на два.

Коммутатор 28 подключают выход регистра 8 сдвига к его входу, а коммутатор 29 подключает выход регистра 4 сдвига к своему входу. В результате этого в регистре 4 сдвига запоминаются двоичные коды коэффициентов А», В» и С», а в регистре 8 сдвига - двоичные коды коэффициентов А, Р и Ср, где В .= 2, 3, ..., Il

Спустя ll тактов после переключения коммутатора 19 на втором выходе блока

13 синхронизации формируется сигнал управления, .который возвращает коммутатор 1 9 в исходное состояние.

UeIIb циркуляции кодов в регистре 1 сдвига вновь замыкается через элемент

1 5 задержки, коммутаторы 1 8 и 10 и сумматор 9.

В течение 3п тактов после начала вычио .лений интегро-дифференциальный вычислитель работает так же, как и на первых 3 и тактах работы. В регистре 1 сдвига накапливается Il старших разрядов суммы произведений величин X „,Y» <, X; на двоичные коды коэффициентов А», В» и С,» соответственно. Согласно соотношению (4) этот результат соответствует выходной величине У»» первого звена интегродифференциального преобразования на

-ом ..шаге вычислений, Спустя 2И тактов начала. вычислений на восьмом выходе блока 1 3 синхронизации формируется на время б (q -1) тактов сигнал управления, который переключает коммутаторы 25 и 26. Если до переключения коммутаторы 25 и 26 объединяли регистры 5 и 6 в кольцевой регистр на g слов по и разрядов в каж13 95505 управляющий сигнал, который возвращает коммутатор 20 в исходное состояние..

Коммутатор 20 подключает выход регистр ра 3 сдвига ко входу регистра 2 сдвига, выход которого подключен коммутатором $

21 ко входу. регистра 3 сдвига. В результате этого регистры 2 и 3 объединяются в кольцевой регистр сдвига на 3 (6 -1) разряд.

В момент объединения регистров 2 !О и 3 с выхода регистра 3 сдвигается, начиная с младших разрядов, двоичный код ,Х, входной величины на». -ом шаге.

Если,в младшем разряде величины Х, содержится единичный код, то единичный 1$ сигнал с выхода регистра 3 сдвига через коммута ор 20 поступает на первый вход элемент И 17, открывая его. Сит нал пятого выхода блока 13 синхронизации проходит через элемент И 17, уста» навливая триггер 14 в единичное состояние. Если в младшем разряде величины

X содержится нулевой код, то триггер

14 сбрасывается в нулевое состояние сигналом с шестого выхода блока 13 синхронизации.

В случае единичного состояния триг гера 14 сигнал его прямого выхода от крывает элемент И 16. В это время с выхода регистра 8 через коммутатор 29 сдвигается двоичный код коэффициента С который записывается в регистр 4 сдвига и через элемент И 16 и блок 10 формирования дополнительного кода поотупает на второй вход сумматора 9. Блок

10 формирования дополнительного кода

3S в это время управляется сигналом знака произведения С.» Х;, действующим на первом выходе блока 12 формирования знака. Одновременно на первый вход сумio матора 9 с выхода регистра 1 сдвигает- ся через элемент 15 задержки и коммутаторы 18 и 19 двоичный код суммы коэффициентов А» и В». Результат суммирования (А +B +С») запи ывается с вы»

И хода сумматора 9 в.регистр 1 сдвига.

Таким образом, спустя Зп тактов после начала вычислений в регистре сдвига 1 сформировался двоичный код суммъ произ ведений первых разрядов величин Х; „

Y Х на двоичные коды коэф»,»-» 1 { фициентов А», В» и С соответственно.

Двоичные коды коэффициентов А», В» и С» последовательно переписываются с выхода регистра 8 сдвига через коммутатор 29 в регистр 4 сдвига, с выхо- $$ да которого двоичные коды коэффициентов А, Вп и Сп переписываются через коммутатор 28 в регистр 8 сдвига.

95505 дом, то после переключения коммутатс . ров 25 и 26 выход регистра 5 сдвига соединяется с его входом через коммутатор 25, а выход регистра 6 сдвига подключается к своему входу через ком-. мутатор 26, После этого в регистре 5 сдвига емкостью в (Yl -1) слов по и разрядов каждое осуществляется хранение последовательности величин У 4 где (=1, 2, ..., П -1, а врегистре6 !О сдвига запоминается величина Y „;

И/! -1

Спустя (ц -1) И тактов после переключения коммутаторов 25 и 26 на восьмом выходе блока 13 синхронизации формирует ся сигнал управления, возвращающий ком- !5 мутаторы 25 и 26 в исходное состояние.

В этом случае выход регистра 6 сдвига подключается через коммутаторы 23 .и

25 ко hxoay регистра 5 сдвига, выход которого подсоединяют через коммутатор 20

26 ко входу регистра 6 сдвига. Регистры 5 и 6 вновь объединяются в.кольцевой регистр сдвига на ц слов по О разрядов в каждом. Таким образом., осуществляется сдвиг последовательности величин . 2S

Ур„ (где .8 = 1, 2, ..., И ) на одно ( слово в кольцевом регистре сдвига, образованном регистрами 5 и 6.

Спустя ЗИ после начала вычислений ! на (j 1)-ом шаге или к моменту начала вычислений для второго звена интегро-дифференциального преобразования, в регистре 5 сдвига содержится последовательность величин Yg e, /3 < g>,Yn„„., а в регистре 6 сдвига - величина

Во время первых и тактов вычйслений для второго звена интегро-дифференциального преобразования на . -ом шаге на третьем и четвертом. выходах блока 13 синхронизации формируются сигналы управ- @ ления, которые переключают коммутато - ры 20 и 18, 21, 23 соответственно.

В этом случае двоичный код выходн< и величины Y. „ первого звена интегро-дифференциаль ого преобразования сдвигается с выхода регистра 1 через элемент

1 5 задержки,,блок 10 формирования дополнительного кода и коммутаторы 23 и 25 в регистр 5 сдвига, с выхода которого последовательность величин Чд, q Л3 „, сдвигается в регйстр 6. а f

Кроме этого, величина У< сдвигается с выхода регистра 1 через элемент

15 зедержки, блок 11 формирования до. полнительного кода и коммутатора 21 и

22 в регистр 3 в качестве входного сигнала, для второго звена интегродифференциального преобразования.

1 16

Величина „ . „в этом время сдвиI гается с выхода регистра 6 через коммутаторы 27 и 20 в регистр 2 в качестве входного сигнала X z + < для второго звена интегро-дифреренциальЪого преобразования.

В последующие Ф тактов с выхода регистра 6 сдвигается двоичный код величины Yg,, который через коммутаторы 27 и 20 записывается в регистр

2 сдвига. Таким образом, в кольцевой регистр сдвига, образованный объединением регистров 2 и 3, записываются начальные условия Х, „, Y< <, 3 ъ„, необходимые для выполнения вычислений для второго звена интегро-дифференциального преобразования.

В первые 3 И тактов вычислений для второго звена интегро-дифференциального преобразования на девятом выходе блока формируется сигнал управления, который переключает коммутаторы 28 и 29. В этом случае с выхода регистра 8 через коммутатор 29 сдвигаются в регистр 4 двоичные коды коэффициентов А, В2 и, С для второго .звена интегро-дифференциального преобразования, а двоичные коды коэффициентов А, В и С с выхода регистра 4 сдвигаются через коммутатор 28 на вход регистра 8. Спустя 3 И тактов коммутаторы 28 и 29 возвра.щаются в исходное состояние.

Поэтому во время вычислений для вто рого звена интегро-дифференциального преобразования в регистре сдвига 4 хранятся коэффициенты А>, В и С, а в регистре 8 сдвига - коэффициенты А, .В4, иС,А, В3иС3, А4, В иС4, А„,В„и С„, Таким образом, в регистры 2, 3 и 4 сдвига записываются двоичные коды вто рого звена интегро-дифференциального преобразования, которые вычисляют. аналогично вычислениям для первого звена интегро-дифференциального преобразования.

Вычисления для всех последующих звеньев интегро-дифференциального преобразования : до 0 -го звена включителъ но выполняются аналогичным образом.

Вычисления на (» +1)-ом шаге вычислений и всех последующих для всех

П звеньев интегро-дифференциального преобразования осушествляются аналогично.

Блок 12 формирования знака н блок

13 синхронизации работают в процессе вычислений следующим образом.

17 95505

Знак входной величины X < содержится в первом разряде двухразрядного регистра 32 сдвига блока 12 формирования знака.

Знак выходных величин звеньев интегро дифференциального преобразования с первого по И -й содержится в регистре 33 сдвига на (6+1) разряд блока формирования знака 12.

Знаки коэффициентов A, L = 1, 2, 10 ..., М, содержатся в регистре 34 сдвига блока 12 формирования знака. Знаки коэффициентов В и С, 8 = 1, 2, ...,H всегда положительны и не требуют предварительной установки. И

Генератор 43 тактовых сигналов блока

1 3 синхронизации вырабатывает последовательность импульсов частоты f которая делится делителем 44 в tl раз, и затем задерживается элементом 45 20 задержки на один период тактовой часто ты. Последовательность импульсов частоты 4/И на выходе делителя 44 частоты (шина 54 блока 13 синхронизации) определяет -ые такты работы интегро-2ъ дифференциального вычислителя, а последовательность импульсов частоты f /n на выходе элемента 45 задержки (шина 53 блока 13 синхронизации) задает первые такты работы. 30

Счетчик 46 выполняет деление на

Зп частоты выходной последовательности . ,импульсов элемента 45 задержки. Выходная последовательность импульсов счетчика 46 частоты f / 3 и длится в И

Q раз делителем 47, на выходе которого формируется последовательность импулы сов частоты /ЗА, период следования которых определяет один шаг вычислений.

С помошью дешифратора 49, входы которого подключены к выходам триггеров счетчика 46, формируются пять последовательностей импуль.сов заданной длитель ности и период следования, которые необ45 ходимы для управления работой интегродифференциального вычислителя (шины 50, 51, 52, 56 и 57 блока 13 синхронизации.) .

Каждый шаг вычислений в интегро-диф ференциальном вычислителе начинается в

50 момент генерации импульса на выходе делителя 47 блока 13 синхронизации, который устанавливает триггер 48 в единичное состояние н сдвигает нв один разряд информацию о знаке входной величины в регистре 32 сдвига блока 12 формирования знака.. В результате сдвига в первый разряд регистра 32 записывается

1 18 знак входной величины на текущем : -ом шаге, сигнал которого действует на шине входа знака входной информации вычио= лителя 30, а знак входной величины на предыдущем (-1)-ом шаге сдвигается из первого разряда во второй разряд регистра 32.

На прямом выходе триггера 48 блока 13 синхронизации формируется сигнал, который с помощью коммутаторов

35 и 36 подключает выходы регистра 32 сдвига или регистра 33 сдвига ко входам элемента 39 неравнозначности и коммутатора 37 соответственно. Коммута,тор 37 по сигналам трехканального распределителя импульсов 38 опрашивает по следовательно через каждые й, тактов выходы элемента 39 неравнозначности, регистра 33 сдвига и коммутатора 36.

На выходе элемента 39 неравнозначности, входы которого подключены к выходу регистра 34 сдвига и через коммутатор 35 к выходам регистров 32 или 33 сдвига, формируется сигнал знака произведения

А1,Х«- . или Ар X)14 = Ар (.g, .6-=2, 3, ...,И.

На выходе t1 -го разряда 33 сдвига формируется сигнал знака произведения

В gg .„6 = 1, 2, ...,О, а на выходе коммутатора 36 формируется сигнал знака произведения С Х; или С Х, = С Y .q „, Е=2,3, ...,n .

Таким образом, на выходе коммутатора

37 (шина 41 блока 12 формирования знака) каждые и тактов последовательно во времени действуют сигналы знвков произведений Аp Xg -< Вg Yg, - и C X)()

Е=1,2,...,п

На выходной шине 42 блока формирования знака действует сигнал выхода первого разряда регистра 33 сдвига, в который с выхода сумматора 9 по шине 40 записывается N -й знаковый разряд вы.ходных -величин,, где C = 1, 2, и, всех звеньев интегро-дифференьщ ального преобразования.

Технико-экономические преимущества предлагаемого интегро-дифференциального вычислителя по сравнению с извест». ным заключается в сокращении оборудования. Предлагаемый интегро-дифференциаль ный вычислитель позволяет выполнять интегро-дифференциальное преобразова ние высокого порядка, а прототип вычисляет интегро-дифференциальное преобразование только первого порядка. Например, при представлении двоичных переменных в

051

20

19 955 интегро-дифференциальном вычислителе на шестнадцати разрядах предлагаемое устройство выполняет численное решение дифференциального уравнения до 1 6-го порядка с постоянными коэффйциентамии s или выполняет требуемое интегро-дифференциальное преобразование. которое можно представить в вийе шестнадцати последовательно соединенных заданных звеньев первого порядка. Прототип 10 выполняет функции только одного звена первого порядка. Реализация интегро- . дифференциального преобразования, например, 16-го порядка требует соответственно шестнадцати последовательно соеди-1S ненных интегро-дифференциальных вычислителей первого порядка, выполненных по схеме прототипа.

Формула изобретения

Интегро-дифференциальный вычислитель, содержаший первый регистр сдвига, вход которого соединен с выходом сумма- д тора и . ;первым входом блока формирова- ния знака, второй вход которого соединен со входом знака выходной информации вычислителя, третий вход - с первым выхо-дом блока синхронизации, первый выход блока формирования знака соединен с первым входом первого формирователя дополнительного кода, а второЙ выход является выходом знака вычислителя и соединен с первым входом второго формиро35 вателя дополнительного кода, второй вход которого подключен к первому входу первого коммутатора и выходу элемента задержки, вход которого< соединен с выходом первого регистра сдвига и втopblM входом

Gepaoro коммутатора, выход которого подключен к первому входу второго коммутатора, выход которого подключен к первому входу сумматора, второй вход которого соединен с выходом первого фор мирователя дополнительного кода, второй вход которого подключен к выходу первого элемента И,первый вход которого соединен с выходом триггера, первый вход которого подключен к выходу второго элемента И, первый вход которого соединен с вторым выходом блока синхронизации, третий выход которого подключен к второму входу триггера, а второй вход второго элемента И соединен с выходом

° Tðåòüåro коммутатора и входом второго регистра сдвига, третий регистр сдвига и четвертый коммутатор, первый вход которого соединен со входом абсолютной величины вычислителя, а выход - со входом четвертого регистра сдвига, о т л ич а ю ш и и q я тем, что, с целью сокрашения оборудования, вычислитель содержит пятый, шестой, седьмой и восьмой регистры сдвига и пятый, шестой, седьмой восьмой, девятый, десятый, одиннадцатый и двенадцатый коммутаторы, причем первый вход пятого коммутатора соединен с выходом второго формирователя дополнительного кода и с первым входом шестого коммутатора, второй. вход — с четвертым выходом блока синхронизации, с вторым входом второго коммутатора, и с первым входом седьмого коммутатора, третий вход — с выходом:пятого регистра сдви»

ra, являющимся выходом преобразования вычислителя, первым входом восьмого коммчтатора и первым входом девятого коммутатора, а выход - с первым входом де.сятого коммутатора, второй вход которого подключен к пятому выходу блока синхронизации и второму входу девятого коммутатора, третий вход. которого соединен с третьим входом десятого коммутатора и выходом шестого регистра сдвига, вход которого подключен к выходу десятого коммутатора, выход девятого коммутатора соединен с входом пятого регистра сдвига, шестой выход блока синхрони- зации подключен к первому входу один:.надцатого коммутатора и первому входу двенадцатого коммутатора, второй вход которого соединен с вторым входом одиннадцатого коммутатора и выходом седьмого регистра сдвига, вход которого подключен к второму входу первого элемента И и выходу одиннадцатого коммутатора, третий вход которого соединен с третьим входом двенадцатого коммутатора и выходом восьмого регистра сдвига, вход которого подключен к выходу двенадцатого коммутатора, седьмой выход блока синхронизации соединен с третьим входом первого коммутатора, восьмой выход блока синхронизации соединен с первым входом третьего коммутатора, второй вход которого подключен к выходу третьего регистра сдвига, вход которого соединен с выходом седьмого коммутатора, второй вход которого подключен ! к выходу второго регистра сдвига, а третий вход - к выходу шестого коммутатора, второй вход которого соединен со входом абсолютной величины вычислителя, а третий вход с девятым выходом блока синхронизации и вторыми входами четвертого и восьмого коммутаторов, третьи входы которых подключены к вы21 ходу четвертогс регистра сдвига, выход восьыого коммутатора соединен с . третьаа входом третьего коммутатора.

Источники информации, принятые во внимание при экспертизе.

988051 2

1. Неслуховский К.С. цифровые дифференпиальдые анапиэаторы, N. Машиностроение ° 1 968.

2. Авторское сэидетепъство CCCP

s по заявке М 2715995Л.8-24, sir. G 06 F. 7 54, 22.01.79 (прототип)„

955051

Составитель Г. Баранов

Редактор Л. Пчелинская Техред А. Ач Корректор М. Шароши

Заказ 6438/53 Тираж 731 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и:.,открытий

113035, Москва, Ж-35, Раушская на6, а. 4/5

Филиал ППП "Патент, г. Ужгород, ул. Проектная, 4