Постоянное запоминающее устройство

 

.ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее какоплтель, информационные выходы которого соединены с входами информационного регистра, выходы которого являются информационными выходгили устройства и управляющий вхрд соединен с первым выходом блока управления, второй выход которого соединен с управляющим входом регистра адреса, старших разрядов, а третий выход является управляющим выходом уст- . ройства, выходы регистра адреса старших разрядов соединены с входами дешифратора, выхода которого соединены с входами первой группы накопителя и входами блока ключей, выходы которых соединены с входами питания накопителя, выходы регистра адреса младших разрядов соединены с входами второй группы накопителя , а входы соединены с входами регистра адреса стаЕшшх разрядов и являются адресными входами устройства , первый вход блока управления является управляющим входом устройства , отличающееся тем, что, с целью повышения быстродействия устройства, оно содержит блок сравнения, входы первой (Л и второй групп которого соединены соответственно с входами и выходаС ми регистра адреса старших разрядов , а выход блока сравнения соединен с вторым входом блока управлес с ния .

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

09) Of) M5D G..11 С 17 00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ з:

К АВТОРСКОМ У СВИДЕТЕЛЬСТВУ (21) 3372506/18-24 (22) 28.12.81 (46), 23.04.83. Бюл. Р 15 (72) В.П. Дубовицкий (53) 681.327.6(088.8) (56) .1.. Патент.США 3703710, кл. 340-173, опублик..1972.

2. Авторское свидетельство СССР

9 746?30, кл. 611 С 17/00, 1977 (прототип). (54)(57). ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ

УСТРОЙСТВО, содержащее накоп: тель, информационные выходы которого со-единены с входами информационного регистра, выходы которого являются информационными выходами устройства и управляющий вход соединен с пер. вым выходом блока управления, второй выход которого соединен с управляющим входом регистра адреса, старших разрядов, а третий выход является управляющим выхсдом устройства, выходы регистра адреса старших разрядов соединены с входами дешифратора, выходы которого соединены с входами первой группы накопителя и входами блока ключей, выходы которых соединены с входами питания накопителя, выходы регистра адреса младших разрядов соединены с входами второй группы накопителя, а входы соединены с входами регистра адреса старших разрядов и являются адресными входами устройства, первый вход блока управления является управляющим входом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, оно содержит блок сравнения, входы первой и второй групп которого соединены соответственно с входами и выходами регистра адреса-старших разрядов, -а выход блока сравнения соединен с вторым входом блока управления.

1014037

Изобретение относится к вычислительной технике, а именно к постоянным запоминающим устройствам и может быть использовано для снижения потребляемой мощности.

Известно запоминающее устройство, состоящее из модулей памяти, каждый из которых содержит адресный блок, накопитель,.числовой блок и свой ключ для подключения питания к модулю памяти (1).

Недостатком указанного устройства являются большие задержки, вносимые ключем подключения питания, что снижает быстродействие выборки.

Наиболее близким к изобретению по технической сущности является постоянное запоминающее устройство, содержащее модульный накопитель, блок ключей питания, дешифратор, регистры адреса и числа и блок управления 2 .

Недостатком известного устройства является снижение быстродействия иэ-эа использования ключей импульс:ного питания, имеющих значительное рремя включения.

Цель изобретения — повышение быстродействия работы устройства.

Поставленная цель достигается тем .что постоянное запоминающее устройство,. содержащее накопитель, информационные выходы которого соединены с входами информационного регистра, выходы которого являются информационными выходами устройства, а управляющий вход соединен с первым выходом блока управления, второй выход которого соединен с управляющим входом регистра адреса старших разрядов, а третий выход является управляющим выходом устройства, выходы регистра адреса старших разрядов соединены с входами дешифратора, выходы которого соединены с входами первой группы накопителя и входами блока ключей,, выходы которых соединены с входами питания накопителя, выходы регистра адреса младших разрядов соединены с входамй второй группы накопителя, а входы соединены с входами регистра адреса старших разрядов и являются адресными входами устройства, первый вход блока управления является входом устройства, содержит блок сравнения, входы первой и второй групп которого соединены соответственно с входами и выходами регистра адреса старших разрядов, а выход блока сравнения соединен с вторым входом блока управления.

На чертеже представлена функциональная схема предлагаемого устройства.

Постоянное запоминающее устройство содержит регистр 1 адреса старших разрядов, регистр 2 адреса

Если блок 3 сравнения вырабатывает признак сравнения, возможно ускорение выборки из накопителя.

l3 этом случае в регистре 1 хранится младших разрядов, входы которых соединены с входами первой группы блока 3 сравнения и являются адресными входами 4 устройства. Выходы регистра 1 адресов старших разрядов соединены с входами дешифратора 5 и входами второй группы блока 3 сравнения, выходы дешифратора 5 соединены с входами первой группы накопителя б, состоящего из модулей 7

1Î памяти и входами блока 8 ключей, выходы которых соединены с входами питания соответствующих модулей 7 памяти накопителя б. Информационные выходы накопителя б соединены с входами регистра 9 информации, выходы которого являются информационными выходами устройства 10, а управляющий вход соединен с первым входом блока 11 управления, второй выход которого соединен с управляющим входом регистра 1 адреса старших разрядов. Управляющий выход блока 11 управления яьляется управляющим выходом 12 устройства, первый входуправляющим входом 13 устройства, а второй вход соединен с выходом блсйса

3 сравнения.

Устройство работает следующим образом.

В каждом цикле считывания на

З0 входы устройства поступает сигнал обращения — на вход 13 и код адреса — на входы 4 ° При этом старшие разряды кода адреса поступают на входы регистра 1 и блока 3 сравне35 ния, а младшие разряды поступают на установочные входы регистра 2 и потом на соответствующие адресные входы модулей 7 памяти. Регистр 1 выполнен стробируемым, поэтому в-

40 нем хранится код модуля 7 памяти, к которому было .обращение в предыдущем цикле считывания. Коды адресов модулей памяти предыдущего обращения и настоящего поступают на входы блока 3 сравнения, на выходе которого вырабатывается признак сравнения или несравнения, поступающий в блок

11 управления. Если вырабатывается признак несравнения, это означает,, что производится обращение к другому

50 модулю 7 памяти, блок 11 управления вырабатывает импуль записи нового . кода адреса старших разрядов в регистр 1. Этот код через дешифратор

5 осуществляет включение соответству-, ющего ключа из блока 8 ключей и осуществляет разрешение выборки с соответствующего модуля 7 памяти. Блок

11 управления стробирует прием считываемой информации в регистр 9 и

60,âûäàåò признак "Готовность" на выходе 12.

1014037, 4

Составитель Г. Бородин

-Редактор Г. Безвершенко Техред:Т,Иаточка Корректор A. Тяско

Заказ 3028/62 Тираж 592 . Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

Г

:код выбираемого модуля 7 памяти с помощью дешифратора 5 и к нему подключено питание от соответствующе го ключа из блока 8. Блок управления синхронизирует работу регистра 9 и ,выдает сигнал на выход 12 по более короткому циклу.

При использовании предлагаемого устройства в качестве управляющей памяти процессора, когда обращение к памяти осуществляется в каждом цикле, а переходы иэ одного модуля в другой при выборке редки, возможно существенное повышение быстро-действия выборки при незначительных затратах потребляемой мощности за счет одного постоянно включенного модуля памяти.