Вычислительное устройство

 

1. ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО , содержащее буферные блоки памяти множителя н слагаемого, регистр множимого, генератор синхросигналов, два счетчика адресов, коммутатор синхросигналов , арифметический блок, блок меток опера1здов, причем первый к второй выходы генератора синхросигналов соединены с входами синхронизации фёрньк блоков памяти слагаемого и множителя соответственно , первый и второй входы блока меток операндов соединены с шиной меток операндов и адресной шиной устройства соответственно, третий и четвертый входы блока меток сятерандов подключены к выходам первого и второго счетчиков адресов соответственно, р т л и ч а ю ш е е с я тем, что, с целью noBbmieния быстродействия, устройство содержит блок параллельного запроса опёраэдов, блок готовности операндов, третий счетчик адреса, коммутатор адресов, два регистры адреса и два триггеры прерьшания, причем шф)рмационные входы арифметического блока подключены к выходам регистра множимого и буферных блоков памяти множителя и слагаемого входь синхронизации арифметического блока подключены к выходам коммутатора синхросигналов, выход арифметического блока соединен с информационным входом буферного блока памяти слагаемого, первые адресные входы буферных блоков -памяти множителя Ч слагаемого соединены с выходами первого и второго регистров адреса соот .ветственно, тшформационный вход первого регистра адреса соединен с выходом первого счетчика адреса, информационный вход второго регистра адреса соединен с выходом коммутатора адреса, инфорО мационные входы которого соединены с э д выходами второго и третьего счетчиков адреса, выходы первого и второго регистров адреса соединены с пятым и СП шестым входами блока меток опера1одов 90 соответственно, выходы которого с первого по трютий соединены .с соответствующими входами блока готовности операндов , четвертый вход которого соединен с шиной запросов устройства, пятый, шестой, седьмой и восьмой входы блока готовности операндов соединены с первым вторым, третьим и четвертым выходами блока параллельного запроса операщюв соответственно, пятый выход которого соединен с входами счетчиков адреса и седьмым входом блока меток операндов.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19} (И} уд} G 06 F 7/544

« 1 (ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВ .К

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 2863307/18-24 (22) 03.01.80. (46) 07.06.83. Бюл. No 21 (7.2) М. Г. Шнеер, В. М. Кашин и М. А. Эксузян (71) Краснодарское специальное конструкторскогехнологическое бюро сейсморазведочной электронной техники (53) 681. 3(088;8) (56) 1. Разработка многофункционального спецпроцессора для сейсмообрабатывающих систем СП-М222. Отчет по

НИР (инв. номер отчета во. BHTHU Б

692284), Краснодар, 1977, с. 6-18.

2 . 2938 Array Proce«ssor, Model 1, RPQW 24563, Мойе1 2, RPQ. 81 188.Cuяtom Fquipment Discription. 1nternatiопаl Business йасЫпея Corp., Forth

Biition, 1975,;рр. 5-11.3. Array Тгапя orm Processor, 0peration аль Maintenance Manual.

Prepared Data Systems. Raytheon, Norwood, МаяяасЬияе1я, 1972, Vol. 1 р. 4.1-4.22 (прототип). (54) (57) 1. ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее буферные блоки памяти множителя и слагаемого, регистр множимого, генератор синхросигналов, два счетчика адресов, коммутатор синхросигналов, арифметический блок, блок меток операндов, причем первый и второй выходы генератора синхросигналов соединены с входами синхронизации буферных блоков памяти слагаемого и множителя соотвеч ственно, первый и второй входы блока меток опера}ц.(ов соединены с шиной меток операндов и адресной шиной устройства соответственно, третий и четвертый входы блока меток операндов подключены к выходам первого и второго счетчиков адресов соответственно, р т л и ч аю щ е е с я тем, что, с целью повышения быстродействия, устройство содержит блок параллельного запроса опера}щов, блок готовности операндов, третий счетчик адреса, коммутатор адресов, два регистры адреса и,два триггеры прерывания, причем информационные входы арифметического блока подключены к выходам регистра множимого и буферных блоков памяти множителя и слагаеморо; входы синхронизации арифметического блока подключены к выходам коммутатора синхросигналов, выход арифметического блока соединен с информационным входом буферного блока памяти слагаемого, первые адресные вхо-ды буферных блоков -памяти множителя и слагаемого соединены с выходами пер-. вого и второго регистров адреса соот.ветственно, информационный вход первого регистра адреса соединен с выходом первого счетчика адреса, информационный вход второго регистра адреса соединен с выходом коммутатора адреса, информационные входы которого соединены с выходами второго и третьего счетчиков адреса, выходы первого и второго рьгистров адреса соединены с пятым и шестым входами блока меток операндов соответственно, выходы которого с первого по третий соединены .с соответствующими входами блока готовности операндов, четвертый вход которого соединен с шиной запросов устройства, пятый, шестой, седьмой и восьмой входы блока готовности операндов соединены с первым вторым, третьим и четвертым выходаМи блока параллельного запроса операндов соответственно, пятый выход которого соединен с входами счетчиков адреса и седьмым входом блока меток операндов, 102 первый и второй выходы блока готовности операндов соединены с информационными входами первого и второго триггеров прерывания соответственно, выход первого триггера прерывания соединен с нулевым входом второго триггера прерывания и первым управляющим входом коммутатора синхросигналов, выход второго триггера прерывания соединен с нулевым входом первого триггера прерывания и вторым управляющим входом коммутатора синхросигналов, информационные входы которого соединены с первым и вторым выходами генератора синхросигналов, синхровходы первого и второго триггеров прерывания соединены с вто« рым и первым выходами генератора синхросигналов соответственно, информационные входы регистра множимого и буферных блоков памяти множителя и слагаемого соединены с информационной . шиной устройства, выход буферного блока памяти слагаемого соединен с информационной шиной устройства, вторые адресные входы буферных блоков памяти множителя и слагаемого соединены с адресной шиной устройства, входы управления вводом-выводом буферных блоков памяти множителя и слагаемого соединены с шиной запросов устройства, первый выход блока параллельного запроса операндов соединен с управляющим входом записи буферного блока памяти слагаемого, выходы коммутатора синхросигналов соединены с синхровходами регистров адреса и входом блока параллельного запроса операндов.

2. Устройство по п. 1, о т л и ч а— ю щ е е с я тем, что, блок меток оперщщов содержит дешифраторы, регистры, триггеры, элементы И и ИЛИ, причем входы первого, второго и третьего дешиф, раторов соединены с пятым, вторым и третьим входами блока, выходы первого и второго дешифраторов соединены с первыми входами элементов И первой и второй групп, вторые входы которых соединены с седьмым и первым входами блока соответственно, выходы элементов И первой и второй групп соединены с нулевыми и единичными установочными входами разрядов первого регистра corwветственно, выходы которого соединены с первыми входами элементов И третьей группы, вторые входы которых соединены с вьасодами третьего дешифратора, выходы элементов И третьей группы соединены с входами первого элемента ИЛИ, выход которого соединен с пер2188 вым в@ходом бнокар входы четвертого и пятого дешифраторов соединены.с пиестым и вторым входами блока соответственно, выходы которых соединены с первыми входами элементов И четвертой и пятой групп соответственно, вторые входы которых соеаинены соответственно с седьмьм и первым входами блока, выходы элементов И четвертой и пятой групп соединены с нулевыми и единич« ными установочными входами разрядов второго регистра соответственно, выходы которого соединены с первыми входами элементов И шестой и седьмой групп, выходы которых подключены к входам второго и третьего элементов ИЛИ соответственно, выходы которых соединены соответственно с вторым выходом блока и первым входом блока, нулевой и единичный входы триггера подключены к седьмому и первому входу блока соответсч венно, а выход — к третьему выходу блока и первому входу блока, вторые входы элементов И шестой группы соединены с выходами шестого дешифратора, входы которого соединены с четвертым входом блока, вторые входы элементов И седьмой группы соединены с выходами пятого дешифратора.

3. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок параллельного запроса операндов содержит счетчик, дешифратор микроопераций и четыре триггеры, информационные входы которых соединены с выходами дешифратора микроопераций, пятый выход которого подключен к пятому выходу блока, входы дешифратора микроопераций соединены с выходами счетчика, вход которого соединен с входом блока и синхровходами триггеров, выходы которых соединены с соответствующими выходами блока.

4. Устройство по и. 1, о т л и ч а— ю щ е е с я тем, что блок готовности операндов содержит элементы И и ИЛИ, причем входы первого элемента ИЛИ соединены с выходами элементов И с первого по третий, а выход соединен с йервым выходом блока, входы второго элемента ИЛИ соединены с выходами ! элементов И с четвертого по шестой, а выход соединен с вторым выходом блока, первые входы первого, второго и третьего элементов И соединены соответственно с пятым, шестым и седьмым входами блока, первые входы четвертого, пятого и шестого элементов И соединены соответственно с шесчъпм, седьмым и восьмым входами блока, вторые вхо1022158 ды первого и пятого элементов И соеди- ментов И соединены соответственно с пены с четвертым входом блока, вторые первым, вторым и третьим входами бповходы второго, треп его и шестого эле-, ка.

Изобретение относится к вычислитель- ной технике и может найти применение в специализированных цифровых вычислительных машинах.

Известны вычислительные устройствае . 5 ориентированные на выполнение парной операции по формуле 2. 5 0+7, Ьде X - множитель, Ц - множимое и — слагаемое. Такие устройства coO . держат буферные блоки памяти множите- 10 ля и слагаемого, счетчики адресов, регистр множимого, арифметический блок (последовательного или параллельного действия) - и. генератор синхросигналов (1) и (2g. 15

Однако в этих устройствах арифметические блоки начинают функционировать после ввода группы множителей и слагаемых в буферные блоки памяти по поступлению операнда в регистр множимого, что 20 нв позволяет полностью совместить во

- времени обработку с вводом операндов.

Наиболее близким к предлагаемому является устройство, содержащее буферные блоки памяти множителя и слагаемого, регистр множимого, счетчики адресов, . генератор синхросигналов, коммутатор синхросигналов, арифметический блок и блок меток операндов, подключенный к выходам счетчиков адресов p ) . ЗО

Недостатком известного усМфойства является то, что последовательный анализ меток операндов, не совмещенный с работой арифметического блока, приводит к потерям времени.

Цель изобретения - повышение быст..родействия устройства.

Поставленная цель достигается тем, что в устройство, содержащее буферные блоки памяти множителя и слагаемого .40 регистр множимого, генератор синхросигналов, два счетчика адресов, коммутатор -синхросигналов, арифметический блок, блок меток оперщщов, причем первый и второй выходы генератора синх

45 росиг..:алов соединены с входами синхро низации буферных блоков памяти слагае»

2 мого и множителя соответственно, первый и второй входы блока, меток операндов соединены с шиной меток опере дов и адресной шиной устройства соответственно, третий и четвертый входы блока меток операндов подключены к выходам первого и второго счетчиков адресов соответственно, введены блок параю - лельного запроса операндов, блок готовности операндов, третий счетчик адреса, коммутатор адресов, два регистры адреса и два триггеры прерывания, причем информационные входы арифм ернического блока подключены к выходам регистра множимого и буферных блоков памяти множителя и слагаемого, входы сийхроиизации арифметического блока подключены к выходам коммутатора синхросигналов, выход арифметического блока соединен с информационным входом буферного блока памяти слагаемого, первые адресные входы буферных блоков памяти множителя и слагаемого соединены с, выходами первого и второго регистров адреса соответственно, информационный вход первого регистра адреса соединен с выходом первого счетчика адреса, информационный вход второго регистра адреса соединен с выходом коммутатора адреса, информационные входы которого соединены с выходами второго и третьего счет чиков адреса, выходы первого и второго регистров адреса соединены с пятым и шестым входами блока меток операндов соответственно, выходы которого с первого по третий соединены с соответствующими входами блока готовности операндов, четвертый вхсд которого соединен с шиной запросов устройства, пятый, шестой, седьмой и восьмой входы блока готовности операндов соединены с первым, вторым, третьим и четвертым выходами блока параллельного запроса операндов соответственно, пятый выход которого соединен с входами счетчиков адреса и седьмым входом блока меток операндов, первый и второй выходы бло2158 4

3 102 ка готовности операндов соединены с информационными входами первого и второго триггеров прерывания соответст венно, выход первого триггера прерывания соединен с нулевым входом второго триггера прерывания и первым управляю-. щим входом коммутатора синхросигналов, выход второго триггера прерывания соединен с нулевым входом первого триггера прерывания и вторым управляю-. 10 щим входом коммутатора синхросигналов, информационные вхсды которого. соединены с первым и вторым выходами генератора синхросигналов, синхровходы первого и второго триггеров прерывания сое- 15 динены с вторым и первым выходами генератора синхросигналов соответственно, информационные входы регистра множимого и буферных блоков памяти множителя и слагаемого соединены с иыформационной шиной устройства, выход буферного блока памяти слагаемого сое- динен с информационной шиной устройства„ вторые адресные входы буферных блоков памяти множителя и слагаемого соедине- 25 ны с адресной шиной устройства, входы управленкя вводом-выводом буферных блоков памяти множителя и слагаеморэ соединены. с шиной запросов устройства, первый выход блока параллельного запро са операцдов соединен с управляющим

30 входом записи буферного блока памяти слагаемого, выходы коммутатора синхросигналов соединены с синхровходами регистров адреса и входом блока параллель ного запроса операндов.

Кроме того, блок меток операндов содержит дешифратор, регистры, тригге ры, элементы И и ИЛИ, причем входы первого, второго и третьего дешифраторов соединены с пятым, вторым и треть- 40 им входами блока, выходы первого и вто рого дешифраторов соединены с первыми входами элементов И первой и второй групп, вторые входы которых соединены с седьмым и первым входами блока ооой 45 ветственно, выходы элементов И первой и второй ryyaa соединены с левыми и единичными установочными входами раз р щов первого регистра соответственно, щы оды кт р го седины с первым.и 50 входами элементов И третьей группы, вторые входы которыми соединены с вы-. ходами третьего дешифратора, выходы элементов И.третьей группы соединены с входами neysore элемента ИЛИ, щиход которого соединен с первым выходом блока, входы четвертого и пятого дешифраторов соединены с шестым и вторым входами блока соответственно, выходы которых соединены с первыми входами элементов И четвертой и пятой групп соответственно, вторые входы которых соединены соответственно с седьмым и первым входами блока, выходы элементов И четвертой и пятой групп соединены с нулевыми и.единичными установочными входами разрядов второго регистра соответственно, выходы которого соединены с первыми входами элементов И шестой и седьмой групп, выходы которых подключены к входам второго и третьего элементов ИЛИ соответственно, выходы которых соединены соответственно с вторым выходом блока и первым входом блока, нулевой и единичный входы триггера подключены к седьмому и первому входу блока соответственно, а выход - к третьему выходу блока и первому входу блока, вторые входы элементов И шестой группы соединены с выходами шестого дешиФратора, входы которого соединены с четвер гьаю входом бпока, вторые входы элементов И седьмой группы соединены с выходами пятого дешифратора.

Причем блок параллельного запроса операндов содержит счетчик, дешифратор микроопераций и четыре триггеры, информационные входы которых соединены с выходами дешифратора микроопераций, пятый выход которого подключен к пятому выходу блока, выходы дешифратора микроопераций соединены с выходами счетчика, вход которого соединен с входом . блока и синхровходами триггеров, выходы которых соединены с соответствуюшими выходами блока;

При этом блок готовности операндов содержит элементы И и ИЛИ, причем входы первого элемента ИЛИ соединены с выходами элементов И с первого по третий, а выход соединен с первым выходом блока: входы второго элемента ИЛИ соединены с выходами элементов И с четвертого по шестой, а выход соединен с вторым выходом блока, первые входы первого, второго и третьего элементов И соединены соответственно с пятым, шес» тым и седьмым пищами блока, первые жиды четвертого, пятого и шестого элементов И соединены соответственно с шестым, седьмым и восьмым входами блока, вторые входы первого и питого элементов И соединены с четвертым вхо дом блока, вторые входы второго, треть» его и шестого элементов И ссщдикены соответственно с первым, вторым и третьим взад@ми блока.

Период следования синхросигналов определяет длительность парной операции в арифметическом блоке 8 (фиг. 5), который имеет конвейерную структуру, и в

2 нем одновременно выполняется перемножение двух операндов и подсуммирование слагаемого к произведению полученного в предыдущем периоде.

Некоммутируемые синхросигналы эе первого и второго выходов генератора 4. синхросигналов соединены с входами синхронизации буферных блоков памяти мно« жителя 1 и слагаемого 2 и используют ся дла обслуживания циклов чтения и заш з си операндов» Буферные Йкнси 1 и 2 па мати допускают два обращения на чтение или запись операнцов в течение периода парной операции, причем чтение операндов осуществляется во второй половине периода, а запись результатов в буфер ный блок 2 памяти слагаемого - в первой поповине периода. Это распределение времени в течение периода не распространяется на ввод и вывод операндов по информационной шине устройстиа.

Синхросигналы с выхода .коммутатора 7 синхросигналов поступают на синхровход счетчика 41 блока 12 параллельного за проса операндов и изменяют его состояние. Сигнал о состоянии счетчика 41 поступает на вход дешифратора 42 микро операций, в котором, в зависимости от выполняемой процедуры, запрограммиро.вано, .какие из операндов требуются для . выполнения следующей парной операции.

Установка запросов на множитель,-слагаемое и множимое осуществцяется на жором, третьем и четвертом триггерах ,44-46 соответственно, а первый триггер

5 . 10

На фиг. 1 показана схема вьяислительного устройства; на фиг. 2 - то же, блока меток операндов; на фиг. 3 - то же, блока параллельного .запроса операь дов; на фиг. 4 — то же,.бпока готовности операндов, на фиг. 5 - временная . диаграмма, работы устройства.:

Вьиислительное устройство (фиг. 1) содержит буферные блоки памяти множителя 1 и слагаемого 2, регистр 3 множимого, генератор 4 синхросигналов, два счетчика 5 и 6 адресов, коммутатор 7 синхросигналов, арифметический блок 8, блок 9 меток операндов, шину 10 меток операндов, адресную шину 11 уст ройства, блок 12 параллельного запроса операндов, бпок 13 готовности операн« . дов, третий счетчик 14 адреса, коммутатор 15 адреса, два регистры 16 и

17 адреса, два триггеры 18 и 19 прерывания, информационную шину 20 устройства и шину 21 запросов устройства.

Блок 9 меток операндов (фиг. 2) содержит шесть дешифраторов 22-27, два регистры 28 и 29, семь групп элементов И 30-36, три элемента

ИЛИ 37-39 и триггер 40.

Блок 12 параллельного запроса операндов (фиг. 3) содержит счетчик 41, дешифратор 42 микроопераций и четыре триггеры 43-46.

Бпок 13 готовности операндов содержит шесть элементов И 47-52 и два элемента ИЛИ 53 и 54.

Устройство работает следующим обра- . зом.

Операнды и вычислительное устройстso поступают по информационным входам регистра 3 множимого и буферных блоков памяти множителя 1 и слагаемого 2. Результаты вычислений выводятся . по информационной шине 20 устройства, соединенной с выходом блока памяти слагаемого, в котором накапливаются результаты вычислений арифметического блока 8. Ввод операндов и вывод результатов осуществляются по сигналам, по: ступающим по шийе 21 запросов устрой» ства, связанной с управпяющими входами буферных блоков памяти множителя 1 и слагаемого 2.

Ввод операндов сопровождается уста- новкой меток операндов по сигналам, поступающим по двунаправленной шине 10 меток. операндов, причем каждому вводи. мому операнду соответствуют свои метки. При установке метки множителя . вводимого операнда сигнал по адресной шине 11 поступает в бпок 9 на второй

22158 4

:;дешифратор 23, а при установке метки слагаемого - на пятый дешифратор 26.

Открываются соответствующие адресу ° операнда элементы И второй 31 и пятой 34 групп, через которые сигнал записи метки одеранда поступает на еди; ничные входы первого и второго регистров

:.28 и 29. В случае установки метки ,множимого запись метки производится в триггер 40 без дешифровки адреса, так как регистр 3 рассчитанна один операнд.

Ввод операндов производится асинкроно с работой вычислительного устройсъва. Для синхронизации блоков устройства служит генератор 4 синхросигналов» который выраба бывает четыре последовательности синхросигналов: две некомму тируемые и две проходящие через коммутатор 7 синхросигналов.

1 022 15 8

43 служит для установки запроса на запись результатов в.бпок 2 буферной памяти слагаемого. Причем установка первого, второго и третьего триггеров 4345 происходит по одному синхросигналу, а триггера 46 по другому синхросигналу.

Проверка наличия требуемых операндов s вычислительном устройстве, а так 10 же незанятость соответствующего буферного блока памяти, осуществляется в блоке 13 готовности операндов ло сигна лам запросов от блока 12 и прочитанным меткам операндов из блока 9 меток one рандов.

Считывание меток множителя и слагае-. мого происходит путем дешифрирования адресов множителя и слагаемого, постулающих на третий и шестой дешифраторы

24 и 27 блока 9 от первого 5 и второ-.

20 го 6 счетчиков адреса соответственно.

Открываются соответствующие адресам элементы И третьей 32 и шестой 35 групп, через которые метки операндов

25 с выходов первого и второго регистров

28 и 29 поступают на входы первого и второго элементов ИЛИ 37 и38 и далее . на первый и второй выходы блока 9, сое» диненные с первым и вторым входами блока 13, Метка множимого с выхода триггера 40 поступает на третьи входы блока 9 и блока 13.

На элемент И 47 поступают сигналы запроса на запись результата с первого выхода блока 12 и сигнал запроса 35 по шине. 21 на обслуживание буферным блоком 2 памяти слагаемого. На элемент И 48 поступает сигнал запроса на чтение множителя с второго выхода бло ка 12 и метка множителя.с первого вы- 40 хода блока 9; На элемент И 49 поступает сигнал запроса на чтение слагаемо- го с третьего выхода блока 12 и метка слагаемого с второго выхода блока 9.

На элемент И 50 поступает сигнал за- 45 проса на чтение множителя от блока 12 и сигнал запроса по шине 21 на обслуживание буферным блоком 1 множителя.

На элемент И 51 поступает сигнал запроса аа ч ие гаемого eve б о 12 50 и сигнал запроса по шине 21 на обслу-.. живание буферным бпоком 2 памяти слагаемого. На элемент И 52:постунает сигнал запроса на множимое с четвертого выхода бпока 12 и метка мнсикимого с третьего выхода блока 9. В случае, когда любой из высодов (с первого по ,че.гвертый) блока 12 находится в актив ном состоянии, но требуемый операнд не обеспечен меткой, т.е. он еще не поступил в вычислительное устройство, или требуемый буферный блок памяти имеет запрос на обслуживание по шине 21, имеющей более высокий приоритет, то срабатывают соответствующие элементы И 47-52, и через элементы ИЛИ 53 и 54 сигналы поступают на первый и второй выходы блока 13 готовности операндов и далее на информационные входы первого и второго триггеров 18 и 19 прерывания, синхровходы которых соедйнены с.некоммутируемыми выхода- ми генератора синхросигналов. В моменты времени, определяемые синхросигналами, триггеры 18 и 19 лри йаличии сигнала на информационном входе устанавливаются в состояние прерывания выполняемой процедуры путем подачи запрещающих сигналов на управляющие входы коммутатора 7 синхросигналов.

Этим блокируется поступление коммутируемых. синхросигналов ко всем бпокам устройства и обеспечивается режим хра нения информации во всех блоках. В состоянии прерывания функционируют только буферные блоки 1 и 2 памяти, которые могут в это время обслуживать эап ы по шине 21. ля предотвращения установки второго (первого) триггера 19 (18) в состояние прерывания в то время, когда первый (второй) триггер 18 (19) уже находился в этом состоянии, выход первого триггера 18 соединен с нулевым входом второго триггера 19, а выход последнего с нулевым входом первого триггера 18.

Как только причина, вызвавшая прерывание будет устранена, т.е. появится требуемый операнд или освободится требуемый буферный блок памяти, триггеры прерывания 18 и 19 по очередному некоммутируемому синхросигналу переключаются и снимают запрет на прохождение коммутируемых синхросигналов ко всем блокам, в том числе @i ê счетчику 41 блока 12, обеспечивая дальнейшее продвижение цо алгоритму выполняемой процедуры. По сигналам дешифратора 42 микроолераций, поступающих на пятый выход блока 12 параллеж ного запроса операндов, переключаются первый, второй и третий счетчики 5, 6 и 14 адреса, а содервимое счетчиков адреса nepealсывается в первый и второй регистры

16 и 17 адреса, причем во второй регистр 17 адреса через коммутатор 16 адреса, который во второй половике периода парной операции пропускает адрес

1022158

9 от счетчика 14 на запись результата в буферный блок 2 памяти слагаемого, а в первой половине - адрес от счетчика6 на чтение слагаемого.

Запрос на обслуживание записи результата поступает с первого выхода блока

12 на управляющий вход записи буферного блока 2 памяти слагаемого. Запросы в буферные блоки памяти на чтение операндов для арнфме гического блока 8 .. не подаются, так как при отсутствии запроса на запись выполняется чтение операндов.

Адреса операндов, вжщимых и выво15 днмых по информационной шине 20 устройства, подаются по адресной шине 11 на вторые адресные вхсды буферных блоков памяти множителя 1 и слагаемого 2, а адреса операндов для арифметического .20 блока S - на первые адресные входы блоков Ъ и 2. Сюда же поступает адрес записываемого результата в буферный блок 2 памяти слагаемого. Приоритетные схемы буферных блоков 1 и 2 памяти при наличии запросов по шине 21 переключают адрес с первых адресных входов на вторые.

При выполнении чтения операнда иэ буферного блока 1 памяти множителя и регистра 3 множимого по сыгналу от бло .ЗО ка 12 параллельного запроса опермщов, поступающему на седьмой вход блока 9 меток операндов, происходит сброс меток читаемых операндов в . первом регистре 28: и триггере 40, причем в регистре 28 35 только в, ячейке, выбранной по нулевому входу элементом И. цервой группы 30, выбранной, в свою очередь, первым дешифратором по адресу, поступившему на шиый. вша блока 9 от первого ре- 40 гистра 16 адреса. В отличие от сброса меток множителя н множнмого, сброс метки слагаемого осуществляется не в момент чтения операнда, а во время записи результата. При этом адрес поступа- 4$ ет во втором регистре 17 адреса на четвертый дешифратор блока 9, срабатывает соответствующий элемент четвертой груп- пы 33 и обнуляется ячейка второго реги стра 29.

При запросе на вывод операнда иэ вычислительного устройства по шине 20 адрес операнда поступает на пятый дешифратор 26, и метка результата через соответствующий элемент И. седьмой груп пы 36 и третий элемент ИЛИ 39 поступает на двунаправленную шину 10 меток операндов. Сюда же поступает. метка множимого с выхода триггера. 40.

По состоянию меток результата н множимого внешнее устройство, осуществляющее ввод н вывод операндов, организует работу по выгрузке результатов и загрузке очередных множимых.

Предлагаемое техническое решение позволяет совместить во времени выпол нение арифметических операций над некоторой совокупностью операндов для одной парной операции с анализом готовности следующей группы операндов для другой парной операции. Кроме того, экономия времени в предлагаемом устройстве происхсщнт за счет того, что потери времени на синхронизацыю в случае неготовности операндов или буферных заломннающнх устройств cs K MHHHlvpjlvpg проведением анализа готовности операндов к двум моментам времени в течение периода парной операцин.

Быстродействие повышается в 1,2-2 раза по сравнению с ызвестными техническимк решениями, что снижает затраты машинного времени универсальной ЭВМ в комплексе, с которой работает специализированный процессор.

4Экономий машинного врем ew универсальной ЭВМ особенно важна при обра богке сейсмической информацииД характеризующейся большнмн массивами данныс и.временными процедурами обработ ки (напрщаер, свертка, быстрое преобра зование Фурье, рекурсивная фильтрация н др.)., 1022158

1022158

1022158

1022158

Симкросисяюи

7а,юс

wwn +a

Люми w

МЖЯЖбЯЮ

kngue w

wuzuerru

Лирам м мщу

Амоюиу mmp7wuw жййжмю еж :Ф Улуг ф Р РЛ ФРсР с&ФЗЮ

new мч л люм

4rr4suz о ыА оляи

Л ЮЖй . 4ф ф с;ЖК .

Ьоеаб яовягии гчиожитслю

Ю 4ЖГРФЫМЯ% Ф

Фж

Составитель М. Шнеер

Редактор А. Курах Техред М. Тепер Корректор О Билак

Заказ 4045/41 Тираж 706 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открьиий

113035, Москва, Ж 35, Раушская наб., д. 4/5

Филиал ППП Патент», r. Ужгород ул. Проектная, 4